JPS59211258A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59211258A JPS59211258A JP58086131A JP8613183A JPS59211258A JP S59211258 A JPS59211258 A JP S59211258A JP 58086131 A JP58086131 A JP 58086131A JP 8613183 A JP8613183 A JP 8613183A JP S59211258 A JPS59211258 A JP S59211258A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置特にＭＯ８ＬＳＩの製造方法に関す
る。
る。
従来例の構成とその問題点
半導体装置、特にＭＯ８ＬＳＩ ｉ高機能化、高密度化
するためには消費電流を小さくする必要がありそのため
に０ＭＯ５化が強く進められている。
するためには消費電流を小さくする必要がありそのため
に０ＭＯ５化が強く進められている。
０ＭＯ８ＬＳＩ ｉ高密度化するにはｎチャネルＭＯＳ
トランジスタの寸法とｐチャネルＭＯ３）ランジスタの
寸法と全ともに微細化するのが望ましいが、従来の製造
方法においてはｐチャネルＭＯ３）ランジスタｉｎチャ
ネルＭＯ８）ランジスタと同等に微細化するのは困難で
あった。
トランジスタの寸法とｐチャネルＭＯ３）ランジスタの
寸法と全ともに微細化するのが望ましいが、従来の製造
方法においてはｐチャネルＭＯ３）ランジスタｉｎチャ
ネルＭＯ８）ランジスタと同等に微細化するのは困難で
あった。
以下従来の製造方法の問題全説明する。第１図は８１ゲ
ー）ＣＭＯ３ＬＳＩｉ製造する従来工程の一部の工程断
面図であり、６，６は各々ｎチャネル。
ー）ＣＭＯ３ＬＳＩｉ製造する従来工程の一部の工程断
面図であり、６，６は各々ｎチャネル。
ｎチャネルの多結晶Ｓ１ ゲート電極であり、８゜１１
は各々ｎチャネル、ｎチャネルのソース、ドレインであ
る。
は各々ｎチャネル、ｎチャネルのソース、ドレインであ
る。
１ スル形Ｓｉ基板１にｎ形のウェル２を形成したのち
、フィールド酸化膜３．ゲート酸化膜４を形成し、しき
い値電圧（ＶＴ）ｋ制（財）する為のイオン注入を行な
った後、ｎ形の不純物を添加して低抵抗化した多結晶Ｓ
ｉ膜を蝕刻してｎチャネル。
、フィールド酸化膜３．ゲート酸化膜４を形成し、しき
い値電圧（ＶＴ）ｋ制（財）する為のイオン注入を行な
った後、ｎ形の不純物を添加して低抵抗化した多結晶Ｓ
ｉ膜を蝕刻してｎチャネル。
ｎチャネルのゲート電極５．θ全形成する（第１図ａ）
。次にｎチャネル領域をホトレジスト７で覆い、ｎチャ
ネルのソース、ドレインを形成するためにＡｓイオンを
注入する（第１図ｂ）。ホトレジスト７を除去した後、
ｎチャネル領域金ホトレジスト１ｏで覆ってからｎチャ
ネルのソース。
。次にｎチャネル領域をホトレジスト７で覆い、ｎチャ
ネルのソース、ドレインを形成するためにＡｓイオンを
注入する（第１図ｂ）。ホトレジスト７を除去した後、
ｎチャネル領域金ホトレジスト１ｏで覆ってからｎチャ
ネルのソース。
ドレイン全形成するためにＢイオンを注入する（第１図
Ｃ）。ホトレジスト１０を除去し層間絶縁膜であるＣＶ
Ｄ５ｉ０２膜１２を形成した後熱処理ｆＫ：施して注入
したイオンを十分活性化することによりｎチャネル、ｎ
チャネルのソース、ドレイン８．１１を形成する（第１
図ｄ）。
Ｃ）。ホトレジスト１０を除去し層間絶縁膜であるＣＶ
Ｄ５ｉ０２膜１２を形成した後熱処理ｆＫ：施して注入
したイオンを十分活性化することによりｎチャネル、ｎ
チャネルのソース、ドレイン８．１１を形成する（第１
図ｄ）。
上述のようにツース、ドレインを形成するためにｎチャ
ネル領域にＦｉＢイオンを、ｎチャネル領域にはＡｓ
イオンを注入するが、熱処理ヲ椎すとＳｉ 基板中では
Ｂの方がＡｓ よジも拡散係数が太さいためにｎチャ
ネルのソース、ドレイン１１の方がｎチャネルのソース
、ドレイン８よりも縦方向（深さ方向）、横方向ともに
深く形成される。
ネル領域にＦｉＢイオンを、ｎチャネル領域にはＡｓ
イオンを注入するが、熱処理ヲ椎すとＳｉ 基板中では
Ｂの方がＡｓ よジも拡散係数が太さいためにｎチャ
ネルのソース、ドレイン１１の方がｎチャネルのソース
、ドレイン８よりも縦方向（深さ方向）、横方向ともに
深く形成される。
ソース、ドレインの横方向拡散（拡がり）が太さいと、
すなわち実効的なチャネル長が短かいとソース、ドレイ
ン間の耐圧が低下し、ｖＴが低下するなどの特性低下金
すたす。このような特性低下はソース、ドレインの横方
内拡がりが大きいｎチャネルの方が著るしい。
すなわち実効的なチャネル長が短かいとソース、ドレイ
ン間の耐圧が低下し、ｖＴが低下するなどの特性低下金
すたす。このような特性低下はソース、ドレインの横方
内拡がりが大きいｎチャネルの方が著るしい。
ＬＳＩの製造工程においてＳｉ 基板に導入される欠陥
や絶縁物中に侵入したアルカリイオンの捕獲、絶縁膜の
ちゅう密化など特性の向上、安定化。
や絶縁物中に侵入したアルカリイオンの捕獲、絶縁膜の
ちゅう密化など特性の向上、安定化。
また高信頼化のために高温の熱処理は避は難い。
したがって微細寸法のＬＳＩの製造においてはＳｉ基板
中にノース、ドレイン全形成するために導入された不純
物がこの高温の熱処理によって横方向に拡散されること
による特性低下金防ぐ対策が必要である。
中にノース、ドレイン全形成するために導入された不純
物がこの高温の熱処理によって横方向に拡散されること
による特性低下金防ぐ対策が必要である。
従来はこの対策としてｎチャネルのゲート電極寸法全ｎ
チャネルのそれよりも太きくして、例えばｎチャネルの
ゲート電極寸法全２μ７７２としたとさｎチャネルは２
５μノ１２にすることによって両チャネルの特性を同等
にしたり、あるいはｎチャネルのソース、ドレイン形成
のためのＢイオン全注入する際に、ゲート電極側面のみ
にマスク材たとえば５１０２膜を形成し、ゲート電極端
より所定の距離だけ離れた領域にＢイオン金注入したり
する方法が採られている。
チャネルのそれよりも太きくして、例えばｎチャネルの
ゲート電極寸法全２μ７７２としたとさｎチャネルは２
５μノ１２にすることによって両チャネルの特性を同等
にしたり、あるいはｎチャネルのソース、ドレイン形成
のためのＢイオン全注入する際に、ゲート電極側面のみ
にマスク材たとえば５１０２膜を形成し、ゲート電極端
より所定の距離だけ離れた領域にＢイオン金注入したり
する方法が採られている。
しかるに前者はｎチャネルの微細化の妨げになるだけで
なく、微細化が進んでｎ、ｐ両チャネルともに特性が低
下した場合の対策にはなり得す、寸だ後者はゲート電極
側面のみにマスク材全所定の厚さに均一性よく形成する
のは困難である。
なく、微細化が進んでｎ、ｐ両チャネルともに特性が低
下した場合の対策にはなり得す、寸だ後者はゲート電極
側面のみにマスク材全所定の厚さに均一性よく形成する
のは困難である。
発明の目的
本発明は、Ｓｉ基板中の拡散係数が大きい不純物イオン
を注入してソース、ドレイン全形成する際に高温の熱処
理’を施して不純物が横方向に拡散しても実効的なチャ
ネル長の減少が少ない製造方法でソース、ドレイン全形
成することである。
を注入してソース、ドレイン全形成する際に高温の熱処
理’を施して不純物が横方向に拡散しても実効的なチャ
ネル長の減少が少ない製造方法でソース、ドレイン全形
成することである。
発明の構成
本発明の製造方法はゲート電極が形成された半導体基板
表面に、膜面に垂直な方向に注入された高エネルギーの
不純物イオンは容易に通すすなわち膜面に垂直な方向の
マスク効果が膜面に平行な方向のマスク効果に比べて小
さいという異方性マスク効果全盲する薄膜全形成し、半
導体基板と反対導電形の不純物イオンを半導体基板表面
にほぼ垂直な方向に注入して半導体基板内に導入し、熱
処理金箔すことによってソース、ドレイン全形成するこ
と全特徴とする。
表面に、膜面に垂直な方向に注入された高エネルギーの
不純物イオンは容易に通すすなわち膜面に垂直な方向の
マスク効果が膜面に平行な方向のマスク効果に比べて小
さいという異方性マスク効果全盲する薄膜全形成し、半
導体基板と反対導電形の不純物イオンを半導体基板表面
にほぼ垂直な方向に注入して半導体基板内に導入し、熱
処理金箔すことによってソース、ドレイン全形成するこ
と全特徴とする。
実施例
以下本発明にかかる方法を詳細に説明する。横方向拡散
が問題になる不純物イオンを注入する前に上記異方性マ
スク効果を有する所定の厚さの薄膜を形成して不純物イ
オン全注入すると、膜面に垂直に注入された不純物イオ
ンは薄膜を通過し、Ｓｉ 基板内のソース、ドレイン領
域の主たる部分に注入されろ。一方ゲート電極側面に形
成された前記薄膜に注入された不純物イオンは、膜面に
平行な方向に注入されたことになりこの薄膜のマスク効
果が犬さく、さらに注入方向のマスクとなる実効的な厚
さが太さいためにもこの薄膜を通過することができない
。したがってＳｉ 基板中のゲー・ト電極端からゲート
電極側面の薄膜の厚さにほぼ等しい距離までは不純物イ
オンが注入されない。
が問題になる不純物イオンを注入する前に上記異方性マ
スク効果を有する所定の厚さの薄膜を形成して不純物イ
オン全注入すると、膜面に垂直に注入された不純物イオ
ンは薄膜を通過し、Ｓｉ 基板内のソース、ドレイン領
域の主たる部分に注入されろ。一方ゲート電極側面に形
成された前記薄膜に注入された不純物イオンは、膜面に
平行な方向に注入されたことになりこの薄膜のマスク効
果が犬さく、さらに注入方向のマスクとなる実効的な厚
さが太さいためにもこの薄膜を通過することができない
。したがってＳｉ 基板中のゲー・ト電極端からゲート
電極側面の薄膜の厚さにほぼ等しい距離までは不純物イ
オンが注入されない。
その後、必要に応じて前記薄膜を除去した後絶縁膜全形
成してから半導体基板に熱処理を施すとＳｉ基板内に注
入された不純物イオンは活性化されると同時に深く拡散
されてソース、ドレインが形成される。このとき不純物
イオンは横方向にも拡散されてソース、ドレインは横方
向に拡がるが、Ｓｉ基板中での不純物イオンが注入され
た領域はゲート電極端から薄膜の厚さに等しい距離だけ
離れて位置していたため、熱処理によってソース。
成してから半導体基板に熱処理を施すとＳｉ基板内に注
入された不純物イオンは活性化されると同時に深く拡散
されてソース、ドレインが形成される。このとき不純物
イオンは横方向にも拡散されてソース、ドレインは横方
向に拡がるが、Ｓｉ基板中での不純物イオンが注入され
た領域はゲート電極端から薄膜の厚さに等しい距離だけ
離れて位置していたため、熱処理によってソース。
ドレインがゲート電極の下まで犬さく入り込むことはな
く、実効チャネル長がゲート電極に比べて著るしく小さ
くなることがない。
く、実効チャネル長がゲート電極に比べて著るしく小さ
くなることがない。
一般に、絶縁膜をゲート電極上に形成するとゲート電極
側面の絶縁膜は半導体基板に対してほぼ垂直な方向から
飛来する不純物イオンに対して実効的な膜厚が太さいた
めにこれを阻止することができる。しかしながら不純物
イオンを阻止できる領域はゲート電極側面上絶縁膜の厚
さに等しく、この阻止でさる領域を大きくするには絶縁
膜の厚さを大さくする必要がある。ところが絶縁膜の厚
さ全人さくすると、ソース、ドレインを形成すべきイオ
ンも阻止されるので絶縁膜の厚さを大とすることができ
ない。
側面の絶縁膜は半導体基板に対してほぼ垂直な方向から
飛来する不純物イオンに対して実効的な膜厚が太さいた
めにこれを阻止することができる。しかしながら不純物
イオンを阻止できる領域はゲート電極側面上絶縁膜の厚
さに等しく、この阻止でさる領域を大きくするには絶縁
膜の厚さを大さくする必要がある。ところが絶縁膜の厚
さ全人さくすると、ソース、ドレインを形成すべきイオ
ンも阻止されるので絶縁膜の厚さを大とすることができ
ない。
しかるに、本発明の製造方法によれば、ゲート電極上の
異方性マスク効果を有する薄膜の叩さを大すくシてもソ
ース、ドレインを形成する不純物イオンはこの薄膜を通
過してＳｉ 基板に導入される。したがってゲート電極
端に接して不純物イオンが注入されない領域も薄膜の厚
さと同時に大きくすることができる。
異方性マスク効果を有する薄膜の叩さを大すくシてもソ
ース、ドレインを形成する不純物イオンはこの薄膜を通
過してＳｉ 基板に導入される。したがってゲート電極
端に接して不純物イオンが注入されない領域も薄膜の厚
さと同時に大きくすることができる。
本発明の製造方法において半導体基板表面に形成する膜
面に垂直な方向のマスク効果の小さい薄膜としては′、
たとえば膜厚方向に長く成長した柱状結晶よりなる半導
体または金属の薄、嘆がある。
面に垂直な方向のマスク効果の小さい薄膜としては′、
たとえば膜厚方向に長く成長した柱状結晶よりなる半導
体または金属の薄、嘆がある。
以下に上記の柱状結晶よりなる薄膜（以下柱状結晶薄膜
と呼ぶ）音用いる場合金弟２図とともに説明する。６は
多結晶Ｓｉ ゲート電極、１３は柱状結晶薄膜、１１ｆ
ｉｐ形のソース、ドレインであ゛る。
と呼ぶ）音用いる場合金弟２図とともに説明する。６は
多結晶Ｓｉ ゲート電極、１３は柱状結晶薄膜、１１ｆ
ｉｐ形のソース、ドレインであ゛る。
柱状結晶薄膜１３を半導体基板表面に形成すると薄膜の
成長方向に長い結晶が成長する。したがってソース、ド
レイン領域や多結晶Ｓｉ ゲート電極６の上面には垂
直に立った結晶が成長し、一方多結晶Ｓｉ ゲート電極
６の側面には側面に垂直な結晶が成長する。柱状結晶薄
膜１３は結晶の長径方向すなわち膜面と垂直な方向に注
入された高エネルギーの不純物イオンは粒界にそって容
易に通過するが、結晶の長径方向に注入された不純物イ
オンは結晶に衝突しながらエネルギー金欠ない長い距離
を通過することができない。そのために例えば加速され
た高エネルギーのＢイオンはソース。
成長方向に長い結晶が成長する。したがってソース、ド
レイン領域や多結晶Ｓｉ ゲート電極６の上面には垂
直に立った結晶が成長し、一方多結晶Ｓｉ ゲート電極
６の側面には側面に垂直な結晶が成長する。柱状結晶薄
膜１３は結晶の長径方向すなわち膜面と垂直な方向に注
入された高エネルギーの不純物イオンは粒界にそって容
易に通過するが、結晶の長径方向に注入された不純物イ
オンは結晶に衝突しながらエネルギー金欠ない長い距離
を通過することができない。そのために例えば加速され
た高エネルギーのＢイオンはソース。
ドレイン領域や＝’ｓｉゲート電極６上面に形成された
柱状結晶薄膜全容易に通過し、ソース、ドレイン１１が
形成されるが、多結晶Ｓｉ ゲート電極６側面に形成さ
れた柱状結晶薄膜に注入されたＢイオンは前述の理由に
加え、注入方向の実効的な膜厚が太さいこともあって薄
膜中で阻止される。
柱状結晶薄膜全容易に通過し、ソース、ドレイン１１が
形成されるが、多結晶Ｓｉ ゲート電極６側面に形成さ
れた柱状結晶薄膜に注入されたＢイオンは前述の理由に
加え、注入方向の実効的な膜厚が太さいこともあって薄
膜中で阻止される。
したがって多結晶Ｓｉ ゲート電極端からほぼこの薄膜
の厚さに等しい距離内（第２図の１４の領域）ＫはＢイ
オンが注入さｎない。なお柱状結晶薄膜は金属や半導体
金膜形成条件とともに選ぶことによって得られ、たとえ
ばスパッタ蒸着法で形成したＭＯ薄膜は柱状結晶薄膜で
ある。
の厚さに等しい距離内（第２図の１４の領域）ＫはＢイ
オンが注入さｎない。なお柱状結晶薄膜は金属や半導体
金膜形成条件とともに選ぶことによって得られ、たとえ
ばスパッタ蒸着法で形成したＭＯ薄膜は柱状結晶薄膜で
ある。
次にＳｉゲート０ＭＯ８ＬＳＩの製造において本発明を
用いる置体的な実施−例を工程断面図である第３図とと
もに説明する。
用いる置体的な実施−例を工程断面図である第３図とと
もに説明する。
第３図において５，６は各々ｎチャネル、ｐチャネルの
多結晶Ｓｉゲート電極、８，１１は各々ｎチャネル、ｐ
チャネルのソース、ドレイン、１２は絶縁膜、１３ばＮ
ｏ 薄膜である。
多結晶Ｓｉゲート電極、８，１１は各々ｎチャネル、ｐ
チャネルのソース、ドレイン、１２は絶縁膜、１３ばＮ
ｏ 薄膜である。
ｐ形Ｓｉ基板１のｐチャネル領域ＫＰイオン全注入し熱
処理′ｆニアｆｉＬで深さ５μノア１のｎ形つェル２を
形成し、フィールド酸化膜３．厚さ４Ｑｎｍのゲート酸
化膜４定形成した後、チャネル領域にｖＴ制（財）のた
めのＢイオン全注入してから高濃度のＰ全添加してシー
ト抵抗ｆ：４０Ωとした多結晶Ｓｉ膜を形成し、幅が等
しく２μ２７２のｎチャネル、ｐチャネル多結晶Ｓｉ
ゲート電極５，６ヲ形成する（第３図ａ）。
処理′ｆニアｆｉＬで深さ５μノア１のｎ形つェル２を
形成し、フィールド酸化膜３．厚さ４Ｑｎｍのゲート酸
化膜４定形成した後、チャネル領域にｖＴ制（財）のた
めのＢイオン全注入してから高濃度のＰ全添加してシー
ト抵抗ｆ：４０Ωとした多結晶Ｓｉ膜を形成し、幅が等
しく２μ２７２のｎチャネル、ｐチャネル多結晶Ｓｉ
ゲート電極５，６ヲ形成する（第３図ａ）。
次にｐチャネル領域金ホトレジスト７で覆いｎチャネル
のソース、ドレイン全形成するために４×１０１５／ｃ
？ｌのＡｓ イオン全注入する（第３図ｂ）。
のソース、ドレイン全形成するために４×１０１５／ｃ
？ｌのＡｓ イオン全注入する（第３図ｂ）。
ホトレジスト了を除去した後厚さ０．３ ＩｔｍのＭｏ
薄膜１３をスパッタリング法等で形成する（第３図Ｃ）
。
薄膜１３をスパッタリング法等で形成する（第３図Ｃ）
。
続いてｎチャネル領域をホトレジスト１０で覆ってから
ｐチャネルのソース、ドレインを形成するために６０Ｋ
Ｖの電圧で加速した２Ｘ１０ ／ｃｌのＢイオン全注入
する（第３図ｄ）。この時ｐチャネルのＳｉ 基板には
、多結晶Ｓｉ ゲート電極６端からＭｏ薄膜１３の厚さ
に等しい距離０．３７ｔｎｌだけ離れた位置１でしかＢ
イオンが注入されていない。
ｐチャネルのソース、ドレインを形成するために６０Ｋ
Ｖの電圧で加速した２Ｘ１０ ／ｃｌのＢイオン全注入
する（第３図ｄ）。この時ｐチャネルのＳｉ 基板には
、多結晶Ｓｉ ゲート電極６端からＭｏ薄膜１３の厚さ
に等しい距離０．３７ｔｎｌだけ離れた位置１でしかＢ
イオンが注入されていない。
ホトレジスト１０を除去し、半導体基板全Ｈ２Ｏ２液に
浸漬することによりＭｏ薄膜１３を除去した後、層間絶
縁膜としてＣＶＤ５ｉ０２膜１２牙形成し１０００℃で
１０分間熱処理ヲ施こす（第３図ｅ）。
浸漬することによりＭｏ薄膜１３を除去した後、層間絶
縁膜としてＣＶＤ５ｉ０２膜１２牙形成し１０００℃で
１０分間熱処理ヲ施こす（第３図ｅ）。
この熱処理によって、ｎチャネルは注入されたＡｓイオ
ンが活性化、拡散されて深さ０・２６７℃ｍのｎ形ソー
ス、ドレイン８が形Ｆｉｙ、され、一方ｐチャネルには
注入されたＢイオンが活性化、拡散されて深さ０．６μ
ｍのｐ形ソース、ドレイン１１が形Ｆｙ、される。
ンが活性化、拡散されて深さ０・２６７℃ｍのｎ形ソー
ス、ドレイン８が形Ｆｉｙ、され、一方ｐチャネルには
注入されたＢイオンが活性化、拡散されて深さ０．６μ
ｍのｐ形ソース、ドレイン１１が形Ｆｙ、される。
ｎチャネルのソース゛、ドレインハＡｓ が横方向にへ
拡散されるため、その先端はゲート電極の端、１： Ｑ
０．２μｍ入り込む。一方ｐチャネルのソース。
拡散されるため、その先端はゲート電極の端、１： Ｑ
０．２μｍ入り込む。一方ｐチャネルのソース。
ドレインもＢが横方向に０．５μη２拡散されるが。
Ｂイオンが注入された領域は多結晶Ｓｉゲート電極６の
端から０．３μ〃ｚだけへだたっているので。
端から０．３μ〃ｚだけへだたっているので。
ソース、ドレイン１１の多結晶Ｓｉ ゲート電極ｅ下へ
の入り込みは０．２／１ｍに抑えられる。
の入り込みは０．２／１ｍに抑えられる。
、その後は所定の位置にコンタクト窓全開口し、Ａ１
配線全形成することによりＬＳＩが製造される。
配線全形成することによりＬＳＩが製造される。
次にＭＯ８ＬＳＩのｎチャネルソース、ドレイン全形成
する第２の実施例を工程断面図である第４図とともに説
明する。８１ｉｊＰイオンが注入されり領域、１３はＭ
Ｏ薄膜であジ８２はＡｓ イオンが注入された領域、８
はｎチャネルのソース、ドレインである。
する第２の実施例を工程断面図である第４図とともに説
明する。８１ｉｊＰイオンが注入されり領域、１３はＭ
Ｏ薄膜であジ８２はＡｓ イオンが注入された領域、８
はｎチャネルのソース、ドレインである。
多結晶Ｓ１ ゲート電極５が形成された半導体基板の
ｎチャネル領域にドーズ量２Ｘ１０／ｃＪのＰイオン全
注入して、多結晶Ｓｉ ゲート電極５端に達するＰイオ
ンが注入された領域８１を形成する。
ｎチャネル領域にドーズ量２Ｘ１０／ｃＪのＰイオン全
注入して、多結晶Ｓｉ ゲート電極５端に達するＰイオ
ンが注入された領域８１を形成する。
次に厚さ０．３μ〃ｚの柱状結晶薄膜であるＭｏ薄膜１
３を形成し、ドーズ量４×１ｏのＡｓイオン全注入する
。多結晶Ｓｉ ゲート電極６側面に形成されたＭｏ薄
膜１３は注入されたＡｓ イオンの通可を十分阻止する
ために、Ｓｉ基板には、多結晶Ｓｉ ゲート電極５端か
らほぼＭｏ薄膜１３の厚さに等しい距離だけ離れた領域
８２贅でしか高濃度のＡｓイオンは注入されない（第４
図ｂ）。
３を形成し、ドーズ量４×１ｏのＡｓイオン全注入する
。多結晶Ｓｉ ゲート電極６側面に形成されたＭｏ薄
膜１３は注入されたＡｓ イオンの通可を十分阻止する
ために、Ｓｉ基板には、多結晶Ｓｉ ゲート電極５端か
らほぼＭｏ薄膜１３の厚さに等しい距離だけ離れた領域
８２贅でしか高濃度のＡｓイオンは注入されない（第４
図ｂ）。
Ｍｏ薄膜１３を除去した後層間絶縁膜であるＣ１ＶＤＳ
ｉ０２膜１０金形成した後、９００’Ｃで６０分間熱処
理ヲ施こすと８１基板中に注入されたＰイオン、 Ａｓ
イオンは活性化されてソース、ドレイン８が形成される
。このソース、ドレイン８の多結晶Ｓｉ ゲート電極５
下のチャネル領域に接する部分８１ばＰ不純物が比較的
低濃度であるためソースとドレイン間に電圧が印加され
てもドレイン近傍の電界強度が大きくならずホットエレ
クトロンの発生が少ない。一方ソース、ドレインの多結
晶Ｓｉ ゲート電極５端より離れた部分は高濃度のＡｓ
不純物が添加されており、ソース、ドレインの電気抵抗
金低くしている。
ｉ０２膜１０金形成した後、９００’Ｃで６０分間熱処
理ヲ施こすと８１基板中に注入されたＰイオン、 Ａｓ
イオンは活性化されてソース、ドレイン８が形成される
。このソース、ドレイン８の多結晶Ｓｉ ゲート電極５
下のチャネル領域に接する部分８１ばＰ不純物が比較的
低濃度であるためソースとドレイン間に電圧が印加され
てもドレイン近傍の電界強度が大きくならずホットエレ
クトロンの発生が少ない。一方ソース、ドレインの多結
晶Ｓｉ ゲート電極５端より離れた部分は高濃度のＡｓ
不純物が添加されており、ソース、ドレインの電気抵抗
金低くしている。
本実施例のように低濃度の部分８１と高濃度の部分より
なるソース、ドレイン８の形成はチャネル長の短かい微
細ＭＯ８Ｔｒの耐圧を向上させポットエレクトロンによ
る信頼性低下を防止する有力々手段と考えられているか
、本発明はこのようなソース、ドレイン全容易に再現性
良く形成することかでさる。
なるソース、ドレイン８の形成はチャネル長の短かい微
細ＭＯ８Ｔｒの耐圧を向上させポットエレクトロンによ
る信頼性低下を防止する有力々手段と考えられているか
、本発明はこのようなソース、ドレイン全容易に再現性
良く形成することかでさる。
なお上記第２の実殉例においてＭｏ薄膜１３全形成し高
濃度のＡｓイオンを注入後Ｍｏ薄膜１３を除去しないで
高温で熱処理を施し、熱処理後にＭｏ薄膜１３を除去し
てもよい。この場合には多結晶Ｓｉゲート電極５の少な
くとも表面がＭｏ薄膜１３と反応して珪化モリブデンが
形成され抵抗を低下させることができる。
濃度のＡｓイオンを注入後Ｍｏ薄膜１３を除去しないで
高温で熱処理を施し、熱処理後にＭｏ薄膜１３を除去し
てもよい。この場合には多結晶Ｓｉゲート電極５の少な
くとも表面がＭｏ薄膜１３と反応して珪化モリブデンが
形成され抵抗を低下させることができる。
発明の効果
本発明は写真蝕刻法全用いることなく、自己整合でゲー
ト電極側面に不純物イオン注入に対するマスク金形成す
ることかでさる。しかもゲート電極端に接して不純物イ
オンが注入されない部分の太ささば前記薄膜の厚さによ
り精度良く側倒することがでさ、かつ薄膜の厚さの均一
性と同等の均一性である。したがって本発明は微細寸法
のＬＳＩを前述の特性低下を防止しながら直留歩留りで
製造するのに大さく寄与できる。なお、前記薄膜とし′
ＣはＭｏ薄膜に限らず他の金属又は半導体の柱状結晶薄
膜でも同等の効果金得ることができる。
ト電極側面に不純物イオン注入に対するマスク金形成す
ることかでさる。しかもゲート電極端に接して不純物イ
オンが注入されない部分の太ささば前記薄膜の厚さによ
り精度良く側倒することがでさ、かつ薄膜の厚さの均一
性と同等の均一性である。したがって本発明は微細寸法
のＬＳＩを前述の特性低下を防止しながら直留歩留りで
製造するのに大さく寄与できる。なお、前記薄膜とし′
ＣはＭｏ薄膜に限らず他の金属又は半導体の柱状結晶薄
膜でも同等の効果金得ることができる。
第１図ａ〜ｄは従来の０ＭＯ８ＬＳＩの製造方法の工程
断面図、第２図は本発明の工程途中におけるＬＳＩの部
分断面図、第３図ａ −ｅ 、第４図ａ〜Ｏｕそれぞれ
本発明の実施例のＭＯ３ＬＳＩの製造工程断面図である
。 ６．６・・・・・・ｎ、ｐチャネルのソース、゛ドレイ
ン、８．１１・・・・・・ｎ、ｐチャネルのソース、ド
レイン。 １２・・・・・・ＣＶＤ ５ｉ０２膜、１３・・・・・
・イオン注入に対して膜面に垂直な方向のマスク効果が
小なる薄膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第３図
断面図、第２図は本発明の工程途中におけるＬＳＩの部
分断面図、第３図ａ −ｅ 、第４図ａ〜Ｏｕそれぞれ
本発明の実施例のＭＯ３ＬＳＩの製造工程断面図である
。 ６．６・・・・・・ｎ、ｐチャネルのソース、゛ドレイ
ン、８．１１・・・・・・ｎ、ｐチャネルのソース、ド
レイン。 １２・・・・・・ＣＶＤ ５ｉ０２膜、１３・・・・・
・イオン注入に対して膜面に垂直な方向のマスク効果が
小なる薄膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第３図
Claims (3)
- （１）ゲート電極が形成された半導体基板の主面に、加
速された不純物イオンに対して膜面に垂直な方向のマス
ク効果が小なる異方性を有する薄膜を形成する工程と、
前記薄膜を通して加速された不純物イオンを前記半導体
基板内に注入する工程と、熱処理金施して前記半導体基
板内に注入された不純物イオンを活性化させることによ
ジンース、ドレイン全形成する工程とを有することを特
徴とする半導体装置の製造方法。 - （２）薄膜が柱状結晶よりなる薄膜であることを特徴と
する特許請求の範囲第１項に記載の半導体装置の製造方
法。 - （３）ゲート電極が形成された半導体基板の主面に、加
速された不純物イオンに対して膜面に垂直な方向のマス
ク効果が小なる異方性全盲する薄膜全形成する工程と、
前記薄膜を通して加速された不純物イオンを前記半導体
基板内に注入する工程と、前記薄膜を除去する工程と、
絶縁膜を形成する工程と、熱処理ｆ：施して半導体基板
内に注入された不純物イオンを活性化させることにより
ソース、ドレイン？形成する工程とを有すること全特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086131A JPS59211258A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086131A JPS59211258A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211258A true JPS59211258A (ja) | 1984-11-30 |
Family
ID=13878148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086131A Pending JPS59211258A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211258A (ja) |
-
1983
- 1983-05-16 JP JP58086131A patent/JPS59211258A/ja active Pending
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