JPS593784A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS593784A JPS593784A JP57111525A JP11152582A JPS593784A JP S593784 A JPS593784 A JP S593784A JP 57111525 A JP57111525 A JP 57111525A JP 11152582 A JP11152582 A JP 11152582A JP S593784 A JPS593784 A JP S593784A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｉｌ＋ 発明の技術分野
本発明はバイポーラトランジスタを用いたスタティック
形半導体記憶装置に関し、特に、ＰＮＰトランジスタを
負荷とするメモリセル（以下ＰＮＰＮ形メモリセルと称
す）を具備するスタティック形半導体記憶装置に関する
○ （２）技術の背景 一般に、スタティック形半導体記憶装置においては、１
行のメモリセルが１つのワード線と１つのホールド線と
の間に接続され、各メモリセルの記憶状態すなわちフリ
ップフロップ状態を保持するために、ワード線からメモ
リセルを経てホールド線へ、ホールド（保持）電流が流
れている０このようなワード線の選択はワードドライバ
によってワード線電位を押上げることによって行われて
おり、この場合、ワードドライバはエミッタホロワであ
るので、ワード線の非選択状態から選択状態への変化時
間、すなわちワード線の立上り時間は短かい。これに対
し、ワード線の選択状態から非選択状態への変化時間、
すなわちワード線の立下シ時間はワード線の寄生容量に
蓄積された電荷量とホールド電流の大きさとに依存する
。特に、ＰＮＰ ）ランジスタを負荷としてＮＰＮ ）
ランジスタを父差結合したＰＮＰＮ形メモリセルにおい
ては、ホールド電流を小さくでき、従って、大容量化に
役立つものである。
形半導体記憶装置に関し、特に、ＰＮＰトランジスタを
負荷とするメモリセル（以下ＰＮＰＮ形メモリセルと称
す）を具備するスタティック形半導体記憶装置に関する
○ （２）技術の背景 一般に、スタティック形半導体記憶装置においては、１
行のメモリセルが１つのワード線と１つのホールド線と
の間に接続され、各メモリセルの記憶状態すなわちフリ
ップフロップ状態を保持するために、ワード線からメモ
リセルを経てホールド線へ、ホールド（保持）電流が流
れている０このようなワード線の選択はワードドライバ
によってワード線電位を押上げることによって行われて
おり、この場合、ワードドライバはエミッタホロワであ
るので、ワード線の非選択状態から選択状態への変化時
間、すなわちワード線の立上り時間は短かい。これに対
し、ワード線の選択状態から非選択状態への変化時間、
すなわちワード線の立下シ時間はワード線の寄生容量に
蓄積された電荷量とホールド電流の大きさとに依存する
。特に、ＰＮＰ ）ランジスタを負荷としてＮＰＮ ）
ランジスタを父差結合したＰＮＰＮ形メモリセルにおい
ては、ホールド電流を小さくでき、従って、大容量化に
役立つものである。
（３）従来技術と問題点
従来、ＰＮＰＮ形メモリセルを具備するスタティック形
半導体記憶装置において、書込み速度を高めるだめに、
選択ビット線対の１つに流れるビット線電流を続出し時
より書込み時において大きく設定し、同時にデータ入力
に応じてビット線対の一方の電位を低レベルにし他方の
電位を高レベルにクランプする方式が提案されている。
半導体記憶装置において、書込み速度を高めるだめに、
選択ビット線対の１つに流れるビット線電流を続出し時
より書込み時において大きく設定し、同時にデータ入力
に応じてビット線対の一方の電位を低レベルにし他方の
電位を高レベルにクランプする方式が提案されている。
しかしながら、上述の従来形においては一書込み指示信
号とワード線選択信号のタイミングが自由に設定されて
いるので、書込み速度が比較的小さいという問題点があ
る。
号とワード線選択信号のタイミングが自由に設定されて
いるので、書込み速度が比較的小さいという問題点があ
る。
他方、読出モードにおける非選択ワード線と選択ワード
線との電位差（以下、ワード線振幅と称する）を書込み
モードにおけるワード線撮幅よシ小さく設定する方式に
より、読出し動作速度を高めることが行われている。こ
の理由は、ワード線が選択されて充電されるとき、ワー
ド線を主体とする浮遊容量が充電されるのｆ要する時間
を読出しモード時に小さくできるからである。
線との電位差（以下、ワード線振幅と称する）を書込み
モードにおけるワード線撮幅よシ小さく設定する方式に
より、読出し動作速度を高めることが行われている。こ
の理由は、ワード線が選択されて充電されるとき、ワー
ド線を主体とする浮遊容量が充電されるのｆ要する時間
を読出しモード時に小さくできるからである。
（４）発明の目的
本発明の目的は、ワード線が選択されるとＰＮＰＮ形メ
モリセルのオントランジスタのコレクタ電位がワード線
電位に追随してオーバーシュート現象を引起こすことに
着目し、上述の２つの方式を組合わ研て訃込み動作を前
述のオントランジスタのオーバーシュートに同期させる
ことにより高速書込みをＯＴ能圧することにある。
モリセルのオントランジスタのコレクタ電位がワード線
電位に追随してオーバーシュート現象を引起こすことに
着目し、上述の２つの方式を組合わ研て訃込み動作を前
述のオントランジスタのオーバーシュートに同期させる
ことにより高速書込みをＯＴ能圧することにある。
１５）発明の構成
上述の目的を達成するために本発明によれば、複数のワ
ード線、複数のビ・ソト線対、および前記ワード線と前
記ビット線対との谷父差点に設けられた複数のＰＮＰＮ
形メモリセルを具備する半導体記憶装置において一書込
み指示信号に応じて前記ワード線の選択電位を読出し時
より書込み時において高く設定する選択ワード線レベル
切替回路と、前記書込み指示信号およびデータ入力に応
じて前記ビット線対の一方の選択電流を読出し時より芹
込み時に大きく設定する選択ビット線電流切替回路と、
前記書込み指示信号および前記データ入力に応じて選択
ビット線対の一方の電位を低レベルに他方の電位を高レ
ベルに設定するビット線クランプ回路とを設けたことを
特徴とする半導体記憶装置が提供される。
ード線、複数のビ・ソト線対、および前記ワード線と前
記ビット線対との谷父差点に設けられた複数のＰＮＰＮ
形メモリセルを具備する半導体記憶装置において一書込
み指示信号に応じて前記ワード線の選択電位を読出し時
より書込み時において高く設定する選択ワード線レベル
切替回路と、前記書込み指示信号およびデータ入力に応
じて前記ビット線対の一方の選択電流を読出し時より芹
込み時に大きく設定する選択ビット線電流切替回路と、
前記書込み指示信号および前記データ入力に応じて選択
ビット線対の一方の電位を低レベルに他方の電位を高レ
ベルに設定するビット線クランプ回路とを設けたことを
特徴とする半導体記憶装置が提供される。
（６）発明の実施例
以下、図面により本発明の詳細な説明する。
第１図は一般的なＰＮＰＮ形メモリセルの回路図である
。第１図において、メモリセルは、フリップ７０ツブを
構成するＮＰＮマルチエミッタトランジスタＴ＋ 、Ｔ
２、および負荷としてＰＮＰ形トランジスタＴ３． Ｔ
４ を具備する。マルテエミ・ツタトランジスタＴ、
、 Ｔ２の第１のエミッタはビット線ＲＯ、ＢＯにそれ
ぞれ接続され、第２のエミッタはホールド線Ｗ−に接続
されている。また−負荷のトランジスタＴ３． Ｔ４
のエミッタはワード線Ｖに接続されている○ 第２図は第１図の回路動作を説明するためのタイミング
図である。第１図において、トランジスタＴ、がオン状
態、トランジスタＴ２がオフ状態にあ、るとすれば、オ
ントランジスタＴ、のコレクタＣの電位はローレベル、
ベースＢの電位はハイレベルにある。このとき、ワード
線Ｗ＋の電位が上昇すると、トランジスタＴ３のｇ。が
大きいので、ベースＢの１位およびコレクタＣの電位は
共にワード線Ｗ＋の電位に追随する。なお、このとき、
トランジスタＴ１のビット線Ｂｏ側のエミッタには電流
が流れていない。次に、ベースＢの電位がビット線Ｂｏ
の電位に対しである一定値以上になると、トランジスタ
Ｔ、のｇ□が急に大きくなり、この結果、コレクタＣの
電位は低下して安定する。すなわち−コレクタＣの電位
は矢印Ｘに示すごとくオーバーシュート現象を起こす。
。第１図において、メモリセルは、フリップ７０ツブを
構成するＮＰＮマルチエミッタトランジスタＴ＋ 、Ｔ
２、および負荷としてＰＮＰ形トランジスタＴ３． Ｔ
４ を具備する。マルテエミ・ツタトランジスタＴ、
、 Ｔ２の第１のエミッタはビット線ＲＯ、ＢＯにそれ
ぞれ接続され、第２のエミッタはホールド線Ｗ−に接続
されている。また−負荷のトランジスタＴ３． Ｔ４
のエミッタはワード線Ｖに接続されている○ 第２図は第１図の回路動作を説明するためのタイミング
図である。第１図において、トランジスタＴ、がオン状
態、トランジスタＴ２がオフ状態にあ、るとすれば、オ
ントランジスタＴ、のコレクタＣの電位はローレベル、
ベースＢの電位はハイレベルにある。このとき、ワード
線Ｗ＋の電位が上昇すると、トランジスタＴ３のｇ。が
大きいので、ベースＢの１位およびコレクタＣの電位は
共にワード線Ｗ＋の電位に追随する。なお、このとき、
トランジスタＴ１のビット線Ｂｏ側のエミッタには電流
が流れていない。次に、ベースＢの電位がビット線Ｂｏ
の電位に対しである一定値以上になると、トランジスタ
Ｔ、のｇ□が急に大きくなり、この結果、コレクタＣの
電位は低下して安定する。すなわち−コレクタＣの電位
は矢印Ｘに示すごとくオーバーシュート現象を起こす。
第２図におけるＶＩＤ Ｉ ＶＷＩＩはそれぞれリード
１／ベル電圧、ライトレベル電圧であって、図示しなイ
ヒット線クランプトランジスタのベースに印ｍされるも
のである。たとえば、記憶情報を反転させるために、ビ
ット線６に接続され且つトランジスタＴ、とカレントス
イッチを構成するクランプトランジスタのベースに電圧
ＶＷＩＩを印加すると、トランジスタＴ２がオンとなシ
、この結果、トランジスタＴ、がオフとなる。このよう
な吾込みモードにおいて、その速度は、トランジスタＴ
！のペース電位すなわちトランジスタＴ、のコレクタＣ
の電位とライトレベル電圧ｖｗＲの電位差に依存する。
１／ベル電圧、ライトレベル電圧であって、図示しなイ
ヒット線クランプトランジスタのベースに印ｍされるも
のである。たとえば、記憶情報を反転させるために、ビ
ット線６に接続され且つトランジスタＴ、とカレントス
イッチを構成するクランプトランジスタのベースに電圧
ＶＷＩＩを印加すると、トランジスタＴ２がオンとなシ
、この結果、トランジスタＴ、がオフとなる。このよう
な吾込みモードにおいて、その速度は、トランジスタＴ
！のペース電位すなわちトランジスタＴ、のコレクタＣ
の電位とライトレベル電圧ｖｗＲの電位差に依存する。
すなわち、第３図に示すように書込み時間ｔＷＩ＃はオ
ーバーシュートが発生したときに最小、すなわち、高速
の沓込み動作が得られる。
ーバーシュートが発生したときに最小、すなわち、高速
の沓込み動作が得られる。
本発明は書込みタイミングを上述のオントランジスタの
コレクタ電位のオーバーシュートに合わせるようにして
四込み速度を大きくしている。
コレクタ電位のオーバーシュートに合わせるようにして
四込み速度を大きくしている。
１３４図は本発明に係る牛導体記憶装置の一実施例を示
す回路図である。第４図において、４つのＰＮＰＮ形メ
モツメモリセルＣ８ＯＣｏ＋ ｅ ＣＩＧ ＋’ＣＢ
が図示されている。たとえば、メ毫リセルＣ６０はワ
ード線Ｗ＋、ホールド線Ｗ−、ビット線Ｂｏ 、 Ｂｏ
に接続されている。トランジスタ’ｒ、、、’ｒ、□＋
Ｔ、３ｕワ一ドドライバ部をｆ［し、ダイオードＤ１、
トランジスタＴ、いＴ８．は選択ワード線レベル切替回
路ＣＩを構成する。すなわち、ワード線Ｗ＋が選択され
たとき、そのハイレベルの選択ワード線画１位は書込み
指示信号ＷＥによって異なる。たとえば、読出しモード
（■＝”ビ）のときには、トランジスタＴ１５がオンと
なり、従って、ダイオードＤ１もオンとなり、エミッタ
ホロワＴＩ３のベース電位が低下するので、ワード線Ｗ
＋の電位も低下する。
す回路図である。第４図において、４つのＰＮＰＮ形メ
モツメモリセルＣ８ＯＣｏ＋ ｅ ＣＩＧ ＋’ＣＢ
が図示されている。たとえば、メ毫リセルＣ６０はワ
ード線Ｗ＋、ホールド線Ｗ−、ビット線Ｂｏ 、 Ｂｏ
に接続されている。トランジスタ’ｒ、、、’ｒ、□＋
Ｔ、３ｕワ一ドドライバ部をｆ［し、ダイオードＤ１、
トランジスタＴ、いＴ８．は選択ワード線レベル切替回
路ＣＩを構成する。すなわち、ワード線Ｗ＋が選択され
たとき、そのハイレベルの選択ワード線画１位は書込み
指示信号ＷＥによって異なる。たとえば、読出しモード
（■＝”ビ）のときには、トランジスタＴ１５がオンと
なり、従って、ダイオードＤ１もオンとなり、エミッタ
ホロワＴＩ３のベース電位が低下するので、ワード線Ｗ
＋の電位も低下する。
また、書込みモード（ＷＥ＝”Ｏ”）においては。
トランジスタＴ１１．がオフとなり、従って、ダイオー
ドＤ１もオフトなる。この結果、エミッタホロワＴＩ！
のペース電位はハイレベルに保持され、ワード線Ｗ＋の
′電位はハイレベルに保持される。すなわち、選択ワー
ド線電位の振幅は書込み時より読出し時において小さく
設定してあり、これにより、読出し速度を高めている。
ドＤ１もオフトなる。この結果、エミッタホロワＴＩ！
のペース電位はハイレベルに保持され、ワード線Ｗ＋の
′電位はハイレベルに保持される。すなわち、選択ワー
ド線電位の振幅は書込み時より読出し時において小さく
設定してあり、これにより、読出し速度を高めている。
ｔた、Ｔｅａ 、 Ｔｏｙ （Ｔ’ｓ’ 、 Ｔ＋ｙ’
） はビット線のクランプトランジスタ、Ｔ、８．
ＴＩ、はセンスアンプＳＡに接続された検圧トランジ
スタ、Ｔ２０ ＊ Ｔ２□。
） はビット線のクランプトランジスタ、Ｔ、８．
ＴＩ、はセンスアンプＳＡに接続された検圧トランジ
スタ、Ｔ２０ ＊ Ｔ２□。
Ｔｘ＊ （Ｔｚ。Ｉ 、 Ｔ２１Ｆ 、 Ｔ２２／ ）
はタリ選択信号Ｙ。（Ｙ、）によって制御されるビ
ット線選択ゲートである。
はタリ選択信号Ｙ。（Ｙ、）によって制御されるビ
ット線選択ゲートである。
トランジスタＴ８．〜Ｔ２９、ダイオードＤ２． Ｄ、
は選択ビット線電流切替回路Ｃ２を構成する。ここでは
、読出し時のビット線電流は工、で定義され、酊込み時
のビット線１！流はビット線対の一方が■、で定義され
他方がＩＮ ＋１ｗで定義される０たとえば、読出し時
にあっては、ＷＥ−”１”であるので、データ人力り、
Ｄに関係なく、カレントスイッチを構成するトランジス
タＴ、７． Ｔ２ｓ、 Ｔ２．のうちトランジスタＴ２
Ｇのみがオンとなる。この結果、トランジスタＴ、５ｅ
Ｔ２ｇのベース電位カハイレベルとなり、従って、電
位ＶＷＩ ＋ Ｖ’Ａ’２は共にノ・イレペルとなる。
は選択ビット線電流切替回路Ｃ２を構成する。ここでは
、読出し時のビット線電流は工、で定義され、酊込み時
のビット線１！流はビット線対の一方が■、で定義され
他方がＩＮ ＋１ｗで定義される０たとえば、読出し時
にあっては、ＷＥ−”１”であるので、データ人力り、
Ｄに関係なく、カレントスイッチを構成するトランジス
タＴ、７． Ｔ２ｓ、 Ｔ２．のうちトランジスタＴ２
Ｇのみがオンとなる。この結果、トランジスタＴ、５ｅ
Ｔ２ｇのベース電位カハイレベルとなり、従って、電
位ＶＷＩ ＋ Ｖ’Ａ’２は共にノ・イレペルとなる。
従って、１！ａ Ｉｗは、選択ビット線たとえばＢｏ
、 Ｂｏに流れず、トランジスタＴ２３１ ’ｒ２４に
流ｎる。すなわち、選択ビット線Ｂｏ 、 、３ｏは共
に■、となる。また、臀込み時（Ｗ、ＩＩＥ ＝ ”
０”）にあって、データ人力Ｄ−”０″ 、すなわちＤ
＝”ｌ”であるときには、トランジスタＴ２７ ＋ Ｔ
２５ ＋ Ｔａ。
、 Ｂｏに流れず、トランジスタＴ２３１ ’ｒ２４に
流ｎる。すなわち、選択ビット線Ｂｏ 、 、３ｏは共
に■、となる。また、臀込み時（Ｗ、ＩＩＥ ＝ ”
０”）にあって、データ人力Ｄ−”０″ 、すなわちＤ
＝”ｌ”であるときには、トランジスタＴ２７ ＋ Ｔ
２５ ＋ Ｔａ。
のうち、トランジスタＴＺＢのみがオンとなる。従って
、トランジスタＴ２５はオンとなり、トランジスタＴｔ
、はオフとなる。従って、トランジスタＴ９３ノヘース
電位カローレベルに、トランジスタＴ２４のペース電位
がハイレベルになり、この結果、選択ビット線Ｂｏには
ｔ流■３が流れ、選択ビット線Ｂｏには電流ＩＲ＋ＩＷ
が流れる。
、トランジスタＴ２５はオンとなり、トランジスタＴｔ
、はオフとなる。従って、トランジスタＴ９３ノヘース
電位カローレベルに、トランジスタＴ２４のペース電位
がハイレベルになり、この結果、選択ビット線Ｂｏには
ｔ流■３が流れ、選択ビット線Ｂｏには電流ＩＲ＋ＩＷ
が流れる。
トラン・ンスタＴ３ｏ−Ｔ３６、ダイオードＩ）４．Ｄ
、けトランジスタＴ１６・Ｔｌｙ （Ｔ１６’ 、 Ｔ
Ｉ？’ ） と共にビット線クランプ回路Ｃ３を構成
する。たとえば、読つチトランジスタＴ３４がオンとな
り、また、−）ｙｖントスイヅテを構成するトランジス
タＴ３３ ＊ Ｔ３Ｔ１のうちトランジスタＴ、４がオ
ンとなる。従って、トランジスタ’ｒｓｏ Ｉ ＴＲＩ
のベース電位ハ共にロー”ベルトｌ Ｉ）、 ’２１ｔ
ｌ ＶＲＤＩ ｅ ＶＩＤ２ は共にローレベルとなる
。従って、トランジスタＴ１６．ｒ１□の’１７１は小
さく設定さノｌ、る。他方、視込み時（ＷＥ ＝ ”ｌ
）”）Ｋあってデータ人力Ｄ＝ｗＯｗであれば、トラン
ジスタＴ３５はオフとなシ、カレントスイッチを構成す
るトランジスタＴａｚ ｅ Ｔ３３１ Ｔａ２のうちト
ランジスタＴ３□のみオンとなる。この結果、トランジ
スタＴ、。のベース電位はローレベルであるがトランジ
スタＴ０のベース電位はハイレベルとなシ、従って、ト
ランジスタＴ６のｙｍは小さく設定されるがトランジス
タＴ７のｙｒｎは大きく設定されるっ本発明によれば一
過択ワード線レベル切替回路−選択ビット線電流切替回
路およびビット線クランプ回路は共に書込み指示信号（
“ｖＶＥ ）に同勘しているので一１＝３５図（４）、
（Ｂ）に示すように、ワード線Ｗ＋が選択されてその電
位が上昇し、それに伴ない、選択メモリセルのオントラ
ンジスタのコレクタ電位がオーバーシュートしたときに
、選択ビット線の１つの電位を１．→工ａ ” Ｉｗに
変化させることができる。従って、書込み速度が大きく
なる。
、けトランジスタＴ１６・Ｔｌｙ （Ｔ１６’ 、 Ｔ
Ｉ？’ ） と共にビット線クランプ回路Ｃ３を構成
する。たとえば、読つチトランジスタＴ３４がオンとな
り、また、−）ｙｖントスイヅテを構成するトランジス
タＴ３３ ＊ Ｔ３Ｔ１のうちトランジスタＴ、４がオ
ンとなる。従って、トランジスタ’ｒｓｏ Ｉ ＴＲＩ
のベース電位ハ共にロー”ベルトｌ Ｉ）、 ’２１ｔ
ｌ ＶＲＤＩ ｅ ＶＩＤ２ は共にローレベルとなる
。従って、トランジスタＴ１６．ｒ１□の’１７１は小
さく設定さノｌ、る。他方、視込み時（ＷＥ ＝ ”ｌ
）”）Ｋあってデータ人力Ｄ＝ｗＯｗであれば、トラン
ジスタＴ３５はオフとなシ、カレントスイッチを構成す
るトランジスタＴａｚ ｅ Ｔ３３１ Ｔａ２のうちト
ランジスタＴ３□のみオンとなる。この結果、トランジ
スタＴ、。のベース電位はローレベルであるがトランジ
スタＴ０のベース電位はハイレベルとなシ、従って、ト
ランジスタＴ６のｙｍは小さく設定されるがトランジス
タＴ７のｙｒｎは大きく設定されるっ本発明によれば一
過択ワード線レベル切替回路−選択ビット線電流切替回
路およびビット線クランプ回路は共に書込み指示信号（
“ｖＶＥ ）に同勘しているので一１＝３５図（４）、
（Ｂ）に示すように、ワード線Ｗ＋が選択されてその電
位が上昇し、それに伴ない、選択メモリセルのオントラ
ンジスタのコレクタ電位がオーバーシュートしたときに
、選択ビット線の１つの電位を１．→工ａ ” Ｉｗに
変化させることができる。従って、書込み速度が大きく
なる。
第６図は本発明に係る半導体記憶装置の他の実施例を示
す１町路因であって、勇４図に対して、２つのインバー
タ回路Ｉ、 、 Ｉ２が付加されている。このインバー
タ回路Ｉ、 、 Ｉ、は書込み指示信号Ｗ羽を遅延させ
る回路である。従って、選択ワード線ＸＶ”の電位の立
上りは選択ビット線の電流■、→ＩＲ” Ｉｗの変化に
対して遅れることになる。逆に言えば、相対的には、選
択ビット線の電流変化は選択ワード線の電位より進むこ
とになり、従って４第５図ｒＦ３＋の点線に示すようＫ
なる。この状態であれば、選択メモリセルのオントラン
ジスタのコレクタＣのオーバーシーート部分でより確実
に書込み動作が行われることになる。
す１町路因であって、勇４図に対して、２つのインバー
タ回路Ｉ、 、 Ｉ２が付加されている。このインバー
タ回路Ｉ、 、 Ｉ、は書込み指示信号Ｗ羽を遅延させ
る回路である。従って、選択ワード線ＸＶ”の電位の立
上りは選択ビット線の電流■、→ＩＲ” Ｉｗの変化に
対して遅れることになる。逆に言えば、相対的には、選
択ビット線の電流変化は選択ワード線の電位より進むこ
とになり、従って４第５図ｒＦ３＋の点線に示すようＫ
なる。この状態であれば、選択メモリセルのオントラン
ジスタのコレクタＣのオーバーシーート部分でより確実
に書込み動作が行われることになる。
（７）発明の詳細
な説明したように本発明によれば、メモリセルのオント
ランジスタのコレクタ電位のオーバーシーート部分にお
いて書込み動作を行うようにしであるので、高速の書込
み動作が期待できる。
ランジスタのコレクタ電位のオーバーシーート部分にお
いて書込み動作を行うようにしであるので、高速の書込
み動作が期待できる。
第１図は一般的なＰＮＰＮ形メモサメモリセル図、第２
図はｉＮ！１図の回路動作を説明するためのタイミング
図、第３図は第１図の回路の書込み時間を説明するため
のタイミング図、第４図は本発明に係る半導体記憶装置
の一実施例を示す回路図、第５９（Ａ） 、 ＩＢ＋は
第４図の回路動作を説明するためのタイミング図、第６
図は本発明に係る半導体記憶装置の他の実施例を示す回
路図である。 Ｔｔ 、 Ｔｚ ：フリップ７０ツブを構成するマルチ
エミッタトランジスタ、 Ｔ、 、 ’ｒ４：負荷のＰＮＰ形トシトランジスター
Ｃ３択ワード線レベル切替回路、 Ｃ２：選択ビット線電流切替回路、 Ｃ３：ビット線２２７７回路。 特許出願人 冨士通体式会社 特許出願代理人 弁理士 背 木 朗 弁理士 西 寵 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 手続補正書（自発） 昭和５７年７月３０日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５７年 特許願 第１１１５２５号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２） 冨士通株式会社 ４、代理人 ５、補正の対象 図 面 （第１図乃至第６図） ６、補正の内容 正式図面を遺児（、捷す。 （但し、内容に変更はありません。） ７、添付書類の目録
図はｉＮ！１図の回路動作を説明するためのタイミング
図、第３図は第１図の回路の書込み時間を説明するため
のタイミング図、第４図は本発明に係る半導体記憶装置
の一実施例を示す回路図、第５９（Ａ） 、 ＩＢ＋は
第４図の回路動作を説明するためのタイミング図、第６
図は本発明に係る半導体記憶装置の他の実施例を示す回
路図である。 Ｔｔ 、 Ｔｚ ：フリップ７０ツブを構成するマルチ
エミッタトランジスタ、 Ｔ、 、 ’ｒ４：負荷のＰＮＰ形トシトランジスター
Ｃ３択ワード線レベル切替回路、 Ｃ２：選択ビット線電流切替回路、 Ｃ３：ビット線２２７７回路。 特許出願人 冨士通体式会社 特許出願代理人 弁理士 背 木 朗 弁理士 西 寵 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 手続補正書（自発） 昭和５７年７月３０日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５７年 特許願 第１１１５２５号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２） 冨士通株式会社 ４、代理人 ５、補正の対象 図 面 （第１図乃至第６図） ６、補正の内容 正式図面を遺児（、捷す。 （但し、内容に変更はありません。） ７、添付書類の目録
Claims (1)
- 【特許請求の範囲】 １、複数のワード線、複数のビット線対、および前記ワ
ード線と前記ビット線対との各父差点に設けられ九ＰＮ
ＰＮトランジスタを負荷とするメモリセルを具備する半
導体記憶装置において、書込み指示信号に応じて前記ワ
ード線の選択電位を読出し時より書込み時において高く
設定する選択ワード線レベル切替回路と、前記書込み指
示信号およびデータ入力に応じて前記ビット線対の一方
の選択電流を続出し時より書込み時に大きく設定する選
択ビット線電流切替回路と、前記書込み指特信号および
前記データ入力に応じて選択ビット線対の一方の電位を
低レベルに他方の電位を高レベルに設定するビット線ク
ランプ回路とを設けたことを特徴とする半導体記憶装置
。 ２、前記選択ワード線レベル切替回路が前記書込み指示
信号を遅延回路を介して受信する特許請求の範囲第１項
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111525A JPS593784A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111525A JPS593784A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593784A true JPS593784A (ja) | 1984-01-10 |
Family
ID=14563536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111525A Pending JPS593784A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593784A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297797A (ja) * | 1989-02-14 | 1990-12-10 | Texas Instr Inc <Ti> | 記憶装置 |
| US5083292A (en) * | 1989-03-13 | 1992-01-21 | Fujitsu Limited | Bipolar random access memory |
-
1982
- 1982-06-30 JP JP57111525A patent/JPS593784A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297797A (ja) * | 1989-02-14 | 1990-12-10 | Texas Instr Inc <Ti> | 記憶装置 |
| US5083292A (en) * | 1989-03-13 | 1992-01-21 | Fujitsu Limited | Bipolar random access memory |
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