JPS594085A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS594085A JPS594085A JP57112839A JP11283982A JPS594085A JP S594085 A JPS594085 A JP S594085A JP 57112839 A JP57112839 A JP 57112839A JP 11283982 A JP11283982 A JP 11283982A JP S594085 A JPS594085 A JP S594085A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- xas
- composition ratio
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｎ） 発明の技術分野
本発明は半導体装置に関し、特に本特許出願人が先に特
願昭５５−８２０３５号により提案した半導体装置の改
良に関する。
願昭５５−８２０３５号により提案した半導体装置の改
良に関する。
（Ｉ］）技術の背景
情報処理装置の能力及びコストパフォーマンスの一層の
向上はこれにイｉ−用される半導体装置にがかっている
と目され、論理演算装置の高速化、低消費電力化及び記
憶装置の大容量化が強力に推進されている。
向上はこれにイｉ−用される半導体装置にがかっている
と目され、論理演算装置の高速化、低消費電力化及び記
憶装置の大容量化が強力に推進されている。
現在は専らシリコン（Ｓｔ）半導体装置が実用化されて
いるが、ｓｉ半導体装置の高速化はキャリアの移動度な
どのＳｔの物性により制約されるために、キャリア移動
度がＳｉより遥かに大きいガリウム・砒素（ＧａＡｓ）
などの化合物半導体を用いて、高速化、低消費電力化を
実現する努力が重ねられている。
いるが、ｓｉ半導体装置の高速化はキャリアの移動度な
どのＳｔの物性により制約されるために、キャリア移動
度がＳｉより遥かに大きいガリウム・砒素（ＧａＡｓ）
などの化合物半導体を用いて、高速化、低消費電力化を
実現する努力が重ねられている。
従来の構造のＳｔもしくはＧａＡｓ等の化合物を用いた
半導体装置においては、キャリアは不純物イオンが存在
している空間を移動する。この移動に際してキャリアは
格子振動および不純物イオンによって散乱を受けるが、
格子振動による散乱の確率を小さくするために塩度を低
下させると。
半導体装置においては、キャリアは不純物イオンが存在
している空間を移動する。この移動に際してキャリアは
格子振動および不純物イオンによって散乱を受けるが、
格子振動による散乱の確率を小さくするために塩度を低
下させると。
不純物イオンによる散乱の確率が大きくなって。
キャリアの移動度がこれによって制限される。
この不純物散乱効果を排除するために不純物が添加され
る領域と、キャリアが移りＪする領域とを空間的に分離
して、特に低温におけるキャリアの移動度を増大・已し
めたものが本発明の対象とする半導体装置である。
る領域と、キャリアが移りＪする領域とを空間的に分離
して、特に低温におけるキャリアの移動度を増大・已し
めたものが本発明の対象とする半導体装置である。
（Ｃ１従来技術と問題点
半導体装置の従来知られている構造の一例を第１図ｆｎ
＋に示す断面図を参照して説明する。ず絶縁性ＧａΔＳ
基板１−１−にノンドープＧａＡｓ層２とこれより電子
親和力の小さいｎ型アルミニウム・ガリウム・砒素（Δ
ＩＧａΔＳ）層３とが設けられて２両層の界面はへテロ
エピタキシャル接合を形成している。ｎ型ΔＩ Ｇ ａ
Ａ ｓ層３ （電子供給層という）からノンドープＧ
ａＡｓ層２ （ヂャネル屓という）へ電子が遷移される
ことによって生成される電子蓄積層（２次元電子層）４
の電子濃度を、ケート電極５に印加される電圧によって
制御するーとによって、ソース電極６とドレイン電）・
翫７との間の電子蓄積層４によって形成される伝導路の
インピーダンスが制御される。なお８は抵抗性接続（オ
ーミックコンタクト）領域である。
＋に示す断面図を参照して説明する。ず絶縁性ＧａΔＳ
基板１−１−にノンドープＧａＡｓ層２とこれより電子
親和力の小さいｎ型アルミニウム・ガリウム・砒素（Δ
ＩＧａΔＳ）層３とが設けられて２両層の界面はへテロ
エピタキシャル接合を形成している。ｎ型ΔＩ Ｇ ａ
Ａ ｓ層３ （電子供給層という）からノンドープＧ
ａＡｓ層２ （ヂャネル屓という）へ電子が遷移される
ことによって生成される電子蓄積層（２次元電子層）４
の電子濃度を、ケート電極５に印加される電圧によって
制御するーとによって、ソース電極６とドレイン電）・
翫７との間の電子蓄積層４によって形成される伝導路の
インピーダンスが制御される。なお８は抵抗性接続（オ
ーミックコンタクト）領域である。
以上説明した構造の半導体装置において、ゲート電極５
は最も一般的にはアルミニウム（Ａｌ）によって構成さ
れて、ｎ型Ａ ｌ ｘＧａｌ −ｘＡＳ層３との間にシ
ョソ１−キハリアが形成されている。
は最も一般的にはアルミニウム（Ａｌ）によって構成さ
れて、ｎ型Ａ ｌ ｘＧａｌ −ｘＡＳ層３との間にシ
ョソ１−キハリアが形成されている。
このｎ型Δ１ｘＧａ１−ｘΔｓ Ｔｉ４３は、この層全
体が必ずしもドナ゛−不純物を含ます、Ｇａ八へＭ２と
のへテロエビクキシャル接合界面近傍がノンドープのバ
ッファとされる場合がある。この場合を含めて、ｎ型も
しくはノン１−−プのΔＩＸ（Ｊａｌ−ｘＡＳＭ３のＡ
Ｉの組成比Ｘば従来０． ３程度であり、第１図ｆａｌ
の各層に対応させて第１図（ｂｌに例示する如く、ＡＩ
ｘＧａ ｔ−ｘＡｓＦｔ全体を通じてＡＩの組成比Ｘ
が一定である構造が普通である。
体が必ずしもドナ゛−不純物を含ます、Ｇａ八へＭ２と
のへテロエビクキシャル接合界面近傍がノンドープのバ
ッファとされる場合がある。この場合を含めて、ｎ型も
しくはノン１−−プのΔＩＸ（Ｊａｌ−ｘＡＳＭ３のＡ
Ｉの組成比Ｘば従来０． ３程度であり、第１図ｆａｌ
の各層に対応させて第１図（ｂｌに例示する如く、ＡＩ
ｘＧａ ｔ−ｘＡｓＦｔ全体を通じてＡＩの組成比Ｘ
が一定である構造が普通である。
これはＡＩ・の組成比Ｘを０．３程度より大きくするな
らば、 （イ）へテロ接合におりる格子整合が悪化して
接合界面に乱れを生じ易い。（ロ）ΔＩｘＧａ１−ｘＡ
ｓ層中に八１に件って酸素が混入し、キャリアのトラッ
プとして作用する深いレヘルが形成されて結晶の電子的
特性に悪影響を与え易い等の問題を生ずるためである。
らば、 （イ）へテロ接合におりる格子整合が悪化して
接合界面に乱れを生じ易い。（ロ）ΔＩｘＧａ１−ｘＡ
ｓ層中に八１に件って酸素が混入し、キャリアのトラッ
プとして作用する深いレヘルが形成されて結晶の電子的
特性に悪影響を与え易い等の問題を生ずるためである。
しかしこのＡＩの組成比０．３程度のΔ１ｘＧａｌ−ｘ
Ａｓ層３上にゲート電極５が配設されている場合には、
Ａｌ ｘＧａ １−ｘＡＳＡｓＦ３−ト電極界面でのピ
ルティングポテンシャルが比較的低い為にデー１−電極
５から八１％Ｇａｌ −ＸＡＳ層３へ流れるリーク電流
を生じ、ゲート電極に印加する電圧に制限を受けてしま
うという問題力５ある。
Ａｓ層３上にゲート電極５が配設されている場合には、
Ａｌ ｘＧａ １−ｘＡＳＡｓＦ３−ト電極界面でのピ
ルティングポテンシャルが比較的低い為にデー１−電極
５から八１％Ｇａｌ −ＸＡＳ層３へ流れるリーク電流
を生じ、ゲート電極に印加する電圧に制限を受けてしま
うという問題力５ある。
（ｄ＋ 発明の目的
本発明は、ゲート電極に於けるリーク電流を低減し、ゲ
ート電極に印加される電圧に余裕をもたせることが可能
な半導体装置を提供するにある。
ート電極に印加される電圧に余裕をもたせることが可能
な半導体装置を提供するにある。
ｔｅ）発明の構成
本発明の前記目的は、第１の半導体層と、該第１の半導
体層より電子親和力が小であり、かつｎ型不純物を含む
第２の半導体層とを有して、前記第１の半導体層と前記
第２の半導体層とがへテロ接合を形成し、前記第２の半
導体層から前記第１の半導、体層に遷移する電子によっ
て構成される２次元電子層を電流路とする半導体装置で
あって。
体層より電子親和力が小であり、かつｎ型不純物を含む
第２の半導体層とを有して、前記第１の半導体層と前記
第２の半導体層とがへテロ接合を形成し、前記第２の半
導体層から前記第１の半導、体層に遷移する電子によっ
て構成される２次元電子層を電流路とする半導体装置で
あって。
前記第２の半導体層を構成する元素の組成比がケート電
極近傍においてビルティンクポテンシャルが高くなる如
くされてなることにより達成される。
極近傍においてビルティンクポテンシャルが高くなる如
くされてなることにより達成される。
すなわち本発明は、従来２次元電子層の特性の最適化条
件のみに従って構成されている前記例におりるＡｌＧａ
Ａｓ層に一ついて、２次元電子層の特性を支配するのは
この△ｌＧａΔＳＩ′Ｆｉの不純物をドープされた領域
のうちの僅少な部分２例えばヘテロ接合界面より厚さ６
（ｎｍ’ｌ稈度のノントａ−３ 一プ領域を介して濃度２ＸｌＯ（Ｃｍ ）程度の領域
が形成されている場合に、２次元電子Ｈの特性は、不純
物をドープされた領域のうらノン１−−プ領域に隣接す
る厚さ３（’ｎｍ）程度の部分のめによって支配される
事実に基づいて、△ＩＧａ△ｓＭの前記部分よりヘテロ
接合界面までの７ｊｌ−分については電子供給層として
の最適北条イノ１．△ＩＧａΔｓｋｉの残る表面側の部
分について電極か形成されてこれと能動Ｑｌｉとを接続
する表面制御層としての最適化条件に従って構成するも
のである。。
件のみに従って構成されている前記例におりるＡｌＧａ
Ａｓ層に一ついて、２次元電子層の特性を支配するのは
この△ｌＧａΔＳＩ′Ｆｉの不純物をドープされた領域
のうちの僅少な部分２例えばヘテロ接合界面より厚さ６
（ｎｍ’ｌ稈度のノントａ−３ 一プ領域を介して濃度２ＸｌＯ（Ｃｍ ）程度の領域
が形成されている場合に、２次元電子Ｈの特性は、不純
物をドープされた領域のうらノン１−−プ領域に隣接す
る厚さ３（’ｎｍ）程度の部分のめによって支配される
事実に基づいて、△ＩＧａ△ｓＭの前記部分よりヘテロ
接合界面までの７ｊｌ−分については電子供給層として
の最適北条イノ１．△ＩＧａΔｓｋｉの残る表面側の部
分について電極か形成されてこれと能動Ｑｌｉとを接続
する表面制御層としての最適化条件に従って構成するも
のである。。
混晶系化合物半導体の物性を制御するパラメータとして
は混晶の組成比と、これにドープされる不純物濃度とが
挙げられるが２本発明は混晶の組成比について前記のそ
れぞれ独立した最適化を実施するものである。
は混晶の組成比と、これにドープされる不純物濃度とが
挙げられるが２本発明は混晶の組成比について前記のそ
れぞれ独立した最適化を実施するものである。
ｆｆｌ 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第２図（ａｌはＧａＡｓ及びＡＩｘＧ、ａｔ −ｘＡｓ
を用いて構成された本発明の実施例の断面図、第２図（
ｂｌは本実施例におけるＡＩの組成比Ｘの分布例を第２
図（ａｌの各層に対応させて示す図表である。
を用いて構成された本発明の実施例の断面図、第２図（
ｂｌは本実施例におけるＡＩの組成比Ｘの分布例を第２
図（ａｌの各層に対応させて示す図表である。
本実施例の半導体装置は大略下記の如くに製造される。
半絶縁性のＧａＡｓ基板１１上に分子線結晶成長法（Ｍ
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：以
下ＭＢＥ法と略称する。）によって実質的に不純物を含
有せず、厚さ１ 〔μｍ〕程度のｃａＡｓ層’（チャネ
ル層）１２と、ＡｌｘＣ；ａ】−ｘＡｓ層の実質的に不
純物を含有しない厚さ６（ｎｍ）程度の領域１３． ２
Ｘ Ｉ Ｑ” （ｃｍ−３）程度の濃度に例えばシリ
コン（Ｓｉ）がドープされた厚さ３ （ｎｍ）以上の領
域１４及び同一ドーピング濃度の厚さ５０乃至１０１０
０（ｎ程度の領域１５とを順次形成する。
ｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：以
下ＭＢＥ法と略称する。）によって実質的に不純物を含
有せず、厚さ１ 〔μｍ〕程度のｃａＡｓ層’（チャネ
ル層）１２と、ＡｌｘＣ；ａ】−ｘＡｓ層の実質的に不
純物を含有しない厚さ６（ｎｍ）程度の領域１３． ２
Ｘ Ｉ Ｑ” （ｃｍ−３）程度の濃度に例えばシリ
コン（Ｓｉ）がドープされた厚さ３ （ｎｍ）以上の領
域１４及び同一ドーピング濃度の厚さ５０乃至１０１０
０（ｎ程度の領域１５とを順次形成する。
本実施例においてＡｌｘＧａ１−ｘＡｓ層の八ｌの組成
比Ｘは、第１の不純物を含有しない領域１３及び第２の
不純物をドープした領域１４についてはＸ＝０．３程度
の一定値であり、最後の不純物をドープした領域１５に
ついては、前記領域１４に接する端においては領域１４
に等しく１次第にＸが増大すなわちＡｌの組成比が増大
して。
比Ｘは、第１の不純物を含有しない領域１３及び第２の
不純物をドープした領域１４についてはＸ＝０．３程度
の一定値であり、最後の不純物をドープした領域１５に
ついては、前記領域１４に接する端においては領域１４
に等しく１次第にＸが増大すなわちＡｌの組成比が増大
して。
第２の半導体層の上表面においてはＸ＝０．４程度に到
っている。
っている。
前記エピタキシャル成長層を形成した後に、金・ゲルマ
ニウム（ＡｕＧｅ）／金（Ａｕ）層をソース電極１６及
びドレイン電極１７を配設する位置に選択的に蒸着し、
更に温度４５０（”Ｃ）時間３分間程度の熱処理を施し
てこれを合金化し、チャネル層であるＧａＡｓ層１２と
の抵抗性接続領域１８を形成する。次いでゲート電極１
９を例えばアルミニウム（ＡＩ）を用いて従来技術によ
って形成する。なお２０は電子蓄積層を示す。
ニウム（ＡｕＧｅ）／金（Ａｕ）層をソース電極１６及
びドレイン電極１７を配設する位置に選択的に蒸着し、
更に温度４５０（”Ｃ）時間３分間程度の熱処理を施し
てこれを合金化し、チャネル層であるＧａＡｓ層１２と
の抵抗性接続領域１８を形成する。次いでゲート電極１
９を例えばアルミニウム（ＡＩ）を用いて従来技術によ
って形成する。なお２０は電子蓄積層を示す。
以上説明した製造方法によって得られる本実施例の半導
体装置のエネルギ帯を第３図に示す。ただし第３図にお
いては第２図ｔａ＋と同一符号によって対応部分を示し
、一点鎖線にて示したＥｆはフェルミ準位、実線にて示
したＥｃは伝導帯、 ＥＶは価電子帯の従来技術によっ
てＡ １ ｘＧａｌ−ｘＡｓ層全体についてＡ１の組成
比Ｘが０．３程度一定値である場合を示し、領域１５に
示した破線は本発明の前記実施例において従来例と異な
る状態を示す。
体装置のエネルギ帯を第３図に示す。ただし第３図にお
いては第２図ｔａ＋と同一符号によって対応部分を示し
、一点鎖線にて示したＥｆはフェルミ準位、実線にて示
したＥｃは伝導帯、 ＥＶは価電子帯の従来技術によっ
てＡ １ ｘＧａｌ−ｘＡｓ層全体についてＡ１の組成
比Ｘが０．３程度一定値である場合を示し、領域１５に
示した破線は本発明の前記実施例において従来例と異な
る状態を示す。
第３図より明らかなる如く１本発明の構造においては、
ゲート電極１９とＡＩＧａｚ −ｘＡｓ層の領域１５と
の接触界面におけるバリアの大きさが従来より増大し、
ピルティングポテンシャル■ｂｉが増大する為、ゲート
電極１９からＡｌｘＧａｒ ｘＡｓ層の領域１５へ流れ
るリーク電流を低減でき、従来よりも高いゲート電圧を
設定できる。
ゲート電極１９とＡＩＧａｚ −ｘＡｓ層の領域１５と
の接触界面におけるバリアの大きさが従来より増大し、
ピルティングポテンシャル■ｂｉが増大する為、ゲート
電極１９からＡｌｘＧａｒ ｘＡｓ層の領域１５へ流れ
るリーク電流を低減でき、従来よりも高いゲート電圧を
設定できる。
なお先に述べた如＜、ＡｌｘＧａｘ−ｘＡｓ層のＡＩの
組成比Ｘを増加することは格子整合については不利な条
件ではあるが、このことは２組成比Ｘの増加勾配の選択
によって容易に解決することができ、酸素の混入による
キャリアのトラップの増加もＭＢＥ成長法の改良によっ
てかなり改善できる。
組成比Ｘを増加することは格子整合については不利な条
件ではあるが、このことは２組成比Ｘの増加勾配の選択
によって容易に解決することができ、酸素の混入による
キャリアのトラップの増加もＭＢＥ成長法の改良によっ
てかなり改善できる。
なお、ソース及びドレイン電極をゲート電極とは異なる
半導体面上に形成しても良い。
半導体面上に形成しても良い。
更に以上の説明はＧａＡｓ／ＡｌＧａ八Ｓを用いた半導
へ装置を例としたが、半導体装置は例えばガリウム・ア
ンチモン（ＧａＳｂ）とアルミニウム・ガリウム・アン
チモン（ＡＩｙＧａｌ−ｙｓｂ）との組合せ等によって
も構成することが可能であって、この様なＧａＡｓ／Ａ
ｌＧａＡｓ系以外の材料による半導体装置についても本
発明を同様に適用することが可能である。
へ装置を例としたが、半導体装置は例えばガリウム・ア
ンチモン（ＧａＳｂ）とアルミニウム・ガリウム・アン
チモン（ＡＩｙＧａｌ−ｙｓｂ）との組合せ等によって
も構成することが可能であって、この様なＧａＡｓ／Ａ
ｌＧａＡｓ系以外の材料による半導体装置についても本
発明を同様に適用することが可能である。
（ｇｌ 発明の効果
本発明によれば以上説明した如く、ゲート電極近傍での
半導体層の元素の組成比をピルティングポテンシャルが
高くなるように選択することにより、ゲート電極に於け
るリーク電流を低減でき。
半導体層の元素の組成比をピルティングポテンシャルが
高くなるように選択することにより、ゲート電極に於け
るリーク電流を低減でき。
ゲート電極に印加する電圧に余裕をもたせることができ
る。
る。
第１図（ａｌは従来例を示す断面図、第１図（ｂｌはそ
の各層のＡＩの組成比Ｘを示す図表、第２図ｆａｌは本
発明の実施例を示す断面図、第２図（ｂｌはその各層の
ＡＩの組成比Ｘを示す図表、第３図はそのエネルギ帯を
示す図表である。 図において１はＧａＡｓ基板、２はＧａＡｓ層。 ３はΔＩｘＧａ］−ｘＡｓ層、４は電子蓄積層。 ５はゲート電極、６はソース電極、７はドレイン電極、
８ば抵抗性接続領域、１１はＧａＡｓ基板。 １２はノン・ドープＧａＡｓ層、１３はＡＩＸＧａｚ−
ｘＡｓ層のノンドープ領域、１４はＡｌｘＱａｌ−ＸＡ
Ｓ層の電子供給領域、１５はＡｌｘＧａ１−ｘＡｓ層の
表面制御領域、１６はソース電極、１７はドレイン電極
、１８は抵抗性接続領域、１９はゲート電極、２０は電
子蓄積層を示す。 第 １ 図 （ａ）（１）） 第 ２ 図 （ａ） （ｂ）第 ３ 図
の各層のＡＩの組成比Ｘを示す図表、第２図ｆａｌは本
発明の実施例を示す断面図、第２図（ｂｌはその各層の
ＡＩの組成比Ｘを示す図表、第３図はそのエネルギ帯を
示す図表である。 図において１はＧａＡｓ基板、２はＧａＡｓ層。 ３はΔＩｘＧａ］−ｘＡｓ層、４は電子蓄積層。 ５はゲート電極、６はソース電極、７はドレイン電極、
８ば抵抗性接続領域、１１はＧａＡｓ基板。 １２はノン・ドープＧａＡｓ層、１３はＡＩＸＧａｚ−
ｘＡｓ層のノンドープ領域、１４はＡｌｘＱａｌ−ＸＡ
Ｓ層の電子供給領域、１５はＡｌｘＧａ１−ｘＡｓ層の
表面制御領域、１６はソース電極、１７はドレイン電極
、１８は抵抗性接続領域、１９はゲート電極、２０は電
子蓄積層を示す。 第 １ 図 （ａ）（１）） 第 ２ 図 （ａ） （ｂ）第 ３ 図
Claims (1)
- 第１の半導体層と、該第１の半導体層より電子親和力が
小であり、かつｎ型不純物を含む第２の半導体層とを有
して、前記第１の半導体層と前記第２の半導体層とがへ
テロ接合を形成し、前記第２の半導体層から前記第１の
乎導体層に遷移する電子によって構成される２次元電子
層を電流路とする半導体装置であって、前記第２の半導
体層を構成する元素の組成化がゲート電極近傍において
ビルティングポテンシャルが高くなる如くされてなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112839A JPS594085A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112839A JPS594085A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594085A true JPS594085A (ja) | 1984-01-10 |
| JPH0371774B2 JPH0371774B2 (ja) | 1991-11-14 |
Family
ID=14596818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112839A Granted JPS594085A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594085A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154673A (ja) * | 1984-08-25 | 1986-03-18 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS6490565A (en) * | 1987-10-01 | 1989-04-07 | Mitsubishi Electric Corp | Field-effect transistor |
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
-
1982
- 1982-06-30 JP JP57112839A patent/JPS594085A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154673A (ja) * | 1984-08-25 | 1986-03-18 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS6490565A (en) * | 1987-10-01 | 1989-04-07 | Mitsubishi Electric Corp | Field-effect transistor |
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371774B2 (ja) | 1991-11-14 |
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