JPS5942686A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS5942686A JPS5942686A JP57152034A JP15203482A JPS5942686A JP S5942686 A JPS5942686 A JP S5942686A JP 57152034 A JP57152034 A JP 57152034A JP 15203482 A JP15203482 A JP 15203482A JP S5942686 A JPS5942686 A JP S5942686A
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- Japan
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- buffer
- write
- store buffer
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- Granted
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はバッファメモリ及び主記憶装置に対する書込
要求を貯蔵するストアバッファを有する情報処理装置に
関する。
要求を貯蔵するストアバッファを有する情報処理装置に
関する。
〈従来技術〉
バッファメモリを有する情報処理装置では、その処理装
置の演算処理部からの命令読出及びオペランドの読出、
書込などデータの読出、書込に対してバッファメモリを
アクセスする。ノくソファメモリが存在しない場合は、
バッファメモリに比して低速大容量の主記憶装置を常に
アクセスするため、アクセスタイムが大きく性能の向上
は見込めない。
置の演算処理部からの命令読出及びオペランドの読出、
書込などデータの読出、書込に対してバッファメモリを
アクセスする。ノくソファメモリが存在しない場合は、
バッファメモリに比して低速大容量の主記憶装置を常に
アクセスするため、アクセスタイムが大きく性能の向上
は見込めない。
演算処理部から読出要求があった場合、ノくソファメモ
リをアクセスし、所望のデータが存在すればそこから直
接データを取出せばよく、低速な主記憶装置を起動する
のはバッファメモリに所望のデータがなく、その所望の
データを含む１ブロツクのデータを主記憶装置からバッ
ファメモリへ転送する時だけである。
リをアクセスし、所望のデータが存在すればそこから直
接データを取出せばよく、低速な主記憶装置を起動する
のはバッファメモリに所望のデータがなく、その所望の
データを含む１ブロツクのデータを主記憶装置からバッ
ファメモリへ転送する時だけである。
演算処理部からの書込要求に対しては、・＜ソファメモ
リは主記憶装置の写しであって、・（ソファメモリと主
記憶装置間のデータ内容に不一致を生じさせ々いため、
バッファメモリに書込動作を行なうと同時に主記憶装置
にも同じデータを書込む方法が用いられ、これはストア
スルーと呼ばれる。
リは主記憶装置の写しであって、・（ソファメモリと主
記憶装置間のデータ内容に不一致を生じさせ々いため、
バッファメモリに書込動作を行なうと同時に主記憶装置
にも同じデータを書込む方法が用いられ、これはストア
スルーと呼ばれる。
即ち、書込動作では必ず低速な主記憶装置を起動する必
要があった。
要があった。
これを避けるべく、演算処理部から書込要求があった場
合は、とりあえずバラフナメモリに書込動作を行なうに
とどめ、適当な時期例えばバッファメモリの１ブロツク
の置換が必要になったときに、置換の対象のブロックが
書替えられていればそのブロックを主記憶装置に書込む
方法もある。
合は、とりあえずバラフナメモリに書込動作を行なうに
とどめ、適当な時期例えばバッファメモリの１ブロツク
の置換が必要になったときに、置換の対象のブロックが
書替えられていればそのブロックを主記憶装置に書込む
方法もある。
この方法はストアスワップと呼ばれているが、複数の情
報処理装置が主記憶装置のメモリエリアを共有するシス
テムでは、主記憶装置とバッファメモリのデータの同期
が難しい。即ち、主記憶装置に対し、１ブロツクの読出
要求を行なった場合、他の情報処理装置のバッファメモ
リに対しｆｌｆ（７）データの有無を常に確認する必要
がある。以上から現在実施されている書込方式のほとん
どはストアスル一方式である。
報処理装置が主記憶装置のメモリエリアを共有するシス
テムでは、主記憶装置とバッファメモリのデータの同期
が難しい。即ち、主記憶装置に対し、１ブロツクの読出
要求を行なった場合、他の情報処理装置のバッファメモ
リに対しｆｌｆ（７）データの有無を常に確認する必要
がある。以上から現在実施されている書込方式のほとん
どはストアスル一方式である。
バッファメモリへの書込動作は、その制御及び使用する
ＲＡＭ（ランダムアクセスメモリ）素子の特性上、読出
動作に比較して多くの時間を要する。即ち、書込動作は
読出動作に比べてそのザイクルタイムが大きい。塘だ、
前記ストアスル一方式ではバッファメモリと主記憶装置
に同時に店込む必要があり、主記憶装置が書込要求を受
付けることができない場合は情報処理装置の処理を一時
停正せざるを得ない。
ＲＡＭ（ランダムアクセスメモリ）素子の特性上、読出
動作に比較して多くの時間を要する。即ち、書込動作は
読出動作に比べてそのザイクルタイムが大きい。塘だ、
前記ストアスル一方式ではバッファメモリと主記憶装置
に同時に店込む必要があり、主記憶装置が書込要求を受
付けることができない場合は情報処理装置の処理を一時
停正せざるを得ない。
以上の問題を解決するため、情報処理装置内に演算処理
部からの書込要求を保持しておくストアバッファを設け
、書込要求はストアバッファに格納された時点でとりあ
えず動作を終了させ、演算処理部から次の要求を受付け
る。ストアバッファはバッファメモリ、主記憶装置の空
き時間を見つけて書込動作を実施する。ストアバッファ
（はバッファメモリの一部として扱われ、演算処理部か
らの読出要求に対しては当然参照の対象となる。
部からの書込要求を保持しておくストアバッファを設け
、書込要求はストアバッファに格納された時点でとりあ
えず動作を終了させ、演算処理部から次の要求を受付け
る。ストアバッファはバッファメモリ、主記憶装置の空
き時間を見つけて書込動作を実施する。ストアバッファ
（はバッファメモリの一部として扱われ、演算処理部か
らの読出要求に対しては当然参照の対象となる。
性能を高める／こめには、演算処理部に対して読出デー
タをできる限り速く供給する必要がある。
タをできる限り速く供給する必要がある。
これは読出要求によるストアバッファの掃出しを最小限
に留める必要があることを示している。′！。
に留める必要があることを示している。′！。
た読出要求による所望のデータがバッファメモリにもス
トアバッファにも存在しない場合、ブロック転送を行な
うが、ストアバッファに同一ブロック内側アドレスの書
込要求が存在する可能性があシ、フロック転送終了迄ス
トアバッファの掃出しを止めるか同一ブロックに遭遇し
た場合、バッファメモリの登録を消去するかのいずれか
の処置が必要であシ、これが実施されている。
トアバッファにも存在しない場合、ブロック転送を行な
うが、ストアバッファに同一ブロック内側アドレスの書
込要求が存在する可能性があシ、フロック転送終了迄ス
トアバッファの掃出しを止めるか同一ブロックに遭遇し
た場合、バッファメモリの登録を消去するかのいずれか
の処置が必要であシ、これが実施されている。
〈発明の概要〉
この発明はバックアメモリとストアバッファを備えだ情
報処理装置において、ストアバッファとバッファメモリ
の間の制御を容易にし、読出、書込動作の性能を最大限
にひき出すことを目的としている。
報処理装置において、ストアバッファとバッファメモリ
の間の制御を容易にし、読出、書込動作の性能を最大限
にひき出すことを目的としている。
この発明によれば、主記憶装置と接続され、主記憶装置
の記憶内容の写しをブロック単位で保持するバッファメ
モリを有する情報処理装置において、主記憶装置及びバ
ッファメモリへの書込要求を貯蔵しておくストアバッフ
ァを備え、そのストアバッファはストアバッファに貯蔵
されているすべての書込アドレスと読出要求にイー１随
するＥ１冒」３アドレスを比較する手段を持ち、その比
較手段ｔ」ニブロック単位で比較して一致を検出する第
１比較手段と、あらかじめ設定された書込データ’１ｈ
ｒｒ ｉｐ位で比較して一致を検出する第２比較手段を
含む（１・を成とされている。
の記憶内容の写しをブロック単位で保持するバッファメ
モリを有する情報処理装置において、主記憶装置及びバ
ッファメモリへの書込要求を貯蔵しておくストアバッフ
ァを備え、そのストアバッファはストアバッファに貯蔵
されているすべての書込アドレスと読出要求にイー１随
するＥ１冒」３アドレスを比較する手段を持ち、その比
較手段ｔ」ニブロック単位で比較して一致を検出する第
１比較手段と、あらかじめ設定された書込データ’１ｈ
ｒｒ ｉｐ位で比較して一致を検出する第２比較手段を
含む（１・を成とされている。
〈実施例〉
以下、図面を参照してこの発明を説明する３゜第１図を
参照しよう、この発明が適用される情報処理装置１は主
記憶装置２に対してインタフェース３を介して接続され
ている。この情報処理装置１は演算処理部１１を備え、
演算処理部１１は読出、書込要求をアドレスを伴った形
でバッファメモリ１２及びストアバッファ１３に送出す
る１、書込データは演算処理部１１からストアバッファ
１３に与えられる。
参照しよう、この発明が適用される情報処理装置１は主
記憶装置２に対してインタフェース３を介して接続され
ている。この情報処理装置１は演算処理部１１を備え、
演算処理部１１は読出、書込要求をアドレスを伴った形
でバッファメモリ１２及びストアバッファ１３に送出す
る１、書込データは演算処理部１１からストアバッファ
１３に与えられる。
この発明においては、ストアバッファ１３は、演算処理
部１１からの書込要求をバッファメモリ］２及び主記憶
装置２に対して実行する前のステ−ジに配置する構成を
とる。演算処理部１１からの書込データは、通常、書込
要求及びそれに付随する書込アドレスよりも遅れて与え
られることが多く、前記のように配置することにより、
その遅れを吸収することができる。この構成をとった場
合、読出要求に際しストアバッファ１３も索引の対象と
なる。
部１１からの書込要求をバッファメモリ］２及び主記憶
装置２に対して実行する前のステ−ジに配置する構成を
とる。演算処理部１１からの書込データは、通常、書込
要求及びそれに付随する書込アドレスよりも遅れて与え
られることが多く、前記のように配置することにより、
その遅れを吸収することができる。この構成をとった場
合、読出要求に際しストアバッファ１３も索引の対象と
なる。
第２図は第１図中のバッファメモリ１２及びストアバッ
ファ１３の詳細例を示す。第１図中のストアバッファ１
３は第２図中の破線で示されたアドレス部１３−１、書
込データ部１３−２に分けられる。この実施例ではバッ
ファメモリ１２の１ブロツクを６４バイトとし、書込デ
ータ幅と読出データ幅及び第１図におけるインタフェー
ス３のデータ幅はすべて同じとし、これを８バイトとす
る。
ファ１３の詳細例を示す。第１図中のストアバッファ１
３は第２図中の破線で示されたアドレス部１３−１、書
込データ部１３−２に分けられる。この実施例ではバッ
ファメモリ１２の１ブロツクを６４バイトとし、書込デ
ータ幅と読出データ幅及び第１図におけるインタフェー
ス３のデータ幅はすべて同じとし、これを８バイトとす
る。
従って主記憶装置２からバッファメモリ１２へのブロッ
ク転送は８回転送となる。この情報処理装置１はクロッ
ク周期で動作し、１クロツク必要とする場合ＩＴと呼び
、２クロツク必要とする場合２Ｔと呼び以下同様である
。
ク転送は８回転送となる。この情報処理装置１はクロッ
ク周期で動作し、１クロツク必要とする場合ＩＴと呼び
、２クロツク必要とする場合２Ｔと呼び以下同様である
。
読出要求に際し、読出アドレスは演算処理部１１から第
１切換回路４１を経てレジスタ（ＦＡＩ）３１にセット
される。レジスタ３Ｊに十ノドされだ読出アドレスは、
バッファメモリ１２のストレージ部をアクセスする。こ
のストレージ音１５ｉはアドレスアレイ２１（略してＡ
Ａ）及びデータアレイ２２（略してＤＡ）から成る。ア
ドレスアレイ２１は各ブロックのティレフトリ、データ
アレイ２２は各ブロックのデータをそれぞれ格納し２て
いる。
１切換回路４１を経てレジスタ（ＦＡＩ）３１にセット
される。レジスタ３Ｊに十ノドされだ読出アドレスは、
バッファメモリ１２のストレージ部をアクセスする。こ
のストレージ音１５ｉはアドレスアレイ２１（略してＡ
Ａ）及びデータアレイ２２（略してＤＡ）から成る。ア
ドレスアレイ２１は各ブロックのティレフトリ、データ
アレイ２２は各ブロックのデータをそれぞれ格納し２て
いる。
アドレスアレイ２１に散り出アドレスを含むブロックが
存在するか否かを第３比較回路４６で一致を検出するこ
とにより行ない、次のクロックでレジスタ（ＡＨＲ）３
６にセットされる。
存在するか否かを第３比較回路４６で一致を検出するこ
とにより行ない、次のクロックでレジスタ（ＡＨＲ）３
６にセットされる。
ストアバッファアドレスレジスタ（ＳＴＢ−ＡＤＲ）２
３は書込要求に付随する切込アドレスを貯蔵しており、
この５ＴＢ−ＡＤＲ２３に貯蔵されている全ての引込ア
ドレスと入力され／コ、；冗出アドレスとを第１比較回
路４４及び第２比転回路４５で比較され、これらの比較
結果が次のクロックでそれぞれレジスタ（ＳＨＲＩ）３
７及びレジスタ（ＳＩ（Ｒ２）３８にセットされる。第
１比較回路４４はブロック単位、即ち６４バイト単位の
比較を行ない、第２比較回路４５は読出、書込データ幅
である８バイト単位の比較を行なう。
３は書込要求に付随する切込アドレスを貯蔵しており、
この５ＴＢ−ＡＤＲ２３に貯蔵されている全ての引込ア
ドレスと入力され／コ、；冗出アドレスとを第１比較回
路４４及び第２比転回路４５で比較され、これらの比較
結果が次のクロックでそれぞれレジスタ（ＳＨＲＩ）３
７及びレジスタ（ＳＩ（Ｒ２）３８にセットされる。第
１比較回路４４はブロック単位、即ち６４バイト単位の
比較を行ない、第２比較回路４５は読出、書込データ幅
である８バイト単位の比較を行なう。
レジスタ（ＦＡＩ）３１にセットされた読出アドレスは
次のクロックでレジスタ（ＰＡ２）３２に移送され、第
１〜第３比較回路４４〜４６の結果はそれぞれレジスタ
５ＨＲＩ、５ＨＲ２及びＡＨＲにセットされる。また第
３比較回路４６で一致が検出されれば、読出アドレスで
示される読出データ幅がレジスタ（ＲＤＲ）３４にセッ
トされる。
次のクロックでレジスタ（ＰＡ２）３２に移送され、第
１〜第３比較回路４４〜４６の結果はそれぞれレジスタ
５ＨＲＩ、５ＨＲ２及びＡＨＲにセットされる。また第
３比較回路４６で一致が検出されれば、読出アドレスで
示される読出データ幅がレジスタ（ＲＤＲ）３４にセッ
トされる。
こ＼で読出要求に対する動作を決定する。この動作は次
の４コのうちのいずれがである。
の４コのうちのいずれがである。
動作ｌニスドアバッファ１３に貯蔵されている書込要求
を掃出し、その後ブロック転 送を行なう。
を掃出し、その後ブロック転 送を行なう。
動作２：レジスタ（ＲＤＲ）３４にセットされた読出デ
ータを要求元の演算処理部１１に送る。
ータを要求元の演算処理部１１に送る。
動作３ニスドアバツフア１３の掃出しを行なゎず、ブロ
ック転送を行なう。。
ック転送を行なう。。
動作４ニスドアバツフアＪ３に貯蔵されている書込要求
を掃出し、その後バッファメ モリ１２を読出す。
を掃出し、その後バッファメ モリ１２を読出す。
読出要求に対する動作の決定はレジスタＳ ］（ＨＲ１
’、５ＨＲ２及びＡＨＲの内容によって決定される。
’、５ＨＲ２及びＡＨＲの内容によって決定される。
第３図に前記３つのレジスタ３６〜３８に対する動作を
示す。レジスタＳ ＨＲ１はブロックｒｉｉ位で比較し
て一致を検出する第１比較手段の結果が格納され、第３
図では一致が検出された場合” Ｔ−ビ、不一致の場合
” Ｍ ”で表わす。レジスタＳ ＪＴ Ｒ２はあらか
じめ設定された書込データ幅単位の−４３（を検出する
第２比較手段の結果が格納され、４ｒ＞ ３図における
表現は同じである。レジスタＡ Ｉ−Ｉ Ｒｕバッファ
メモリ１２に読出アドレスを含むブロックの存在の有無
を示し、存在する場合゛Ｆ１″″、存在しすｌ／”；３
合” Ｍ ”で表わす。こ＼で、レジスタ５ＨＲ２７
）Ｋ”Ｈ”ノ場合、レジスタＳ ＨＲ１ｕ ” Ｉ−１
”であり、レジスタＳ ＨＲ１カ”Ｍ’Ｖ）場合、ｖ
シスタ５Ｊ−ＴＲ２もｕ ＭＩＩである。
示す。レジスタＳ ＨＲ１はブロックｒｉｉ位で比較し
て一致を検出する第１比較手段の結果が格納され、第３
図では一致が検出された場合” Ｔ−ビ、不一致の場合
” Ｍ ”で表わす。レジスタＳ ＪＴ Ｒ２はあらか
じめ設定された書込データ幅単位の−４３（を検出する
第２比較手段の結果が格納され、４ｒ＞ ３図における
表現は同じである。レジスタＡ Ｉ−Ｉ Ｒｕバッファ
メモリ１２に読出アドレスを含むブロックの存在の有無
を示し、存在する場合゛Ｆ１″″、存在しすｌ／”；３
合” Ｍ ”で表わす。こ＼で、レジスタ５ＨＲ２７
）Ｋ”Ｈ”ノ場合、レジスタＳ ＨＲ１ｕ ” Ｉ−１
”であり、レジスタＳ ＨＲ１カ”Ｍ’Ｖ）場合、ｖ
シスタ５Ｊ−ＴＲ２もｕ ＭＩＩである。
読出要求に対する処理が動作１に決定されるのは論理式
で表現すると、 ５ＨＲＩ−ＡＨＲ であり、バッファメモリ１２に所望のデータが存在しな
いのでブロック転送を行うべきであるが、同一ブロック
内側アドレスに書込要求が存在するため、ストアバッフ
ァ１３の掃出しを行なった後ブロック転送を行う場合で
ある。これはブロック転送中のストアバッファ１３の掃
出しに対する保証となる。すなわち、ブロック転送中に
ストアバッファ１３の掃出しが行なわれると、バッファ
メモリ１２に書込データが書込まれた後に、ブロック転
送による古いデータによって書替えられ、データ化４に
なる。
で表現すると、 ５ＨＲＩ−ＡＨＲ であり、バッファメモリ１２に所望のデータが存在しな
いのでブロック転送を行うべきであるが、同一ブロック
内側アドレスに書込要求が存在するため、ストアバッフ
ァ１３の掃出しを行なった後ブロック転送を行う場合で
ある。これはブロック転送中のストアバッファ１３の掃
出しに対する保証となる。すなわち、ブロック転送中に
ストアバッファ１３の掃出しが行なわれると、バッファ
メモリ１２に書込データが書込まれた後に、ブロック転
送による古いデータによって書替えられ、データ化４に
なる。
動作２に決定されるのは論理式で表現すると、５ＨＲ２
・ＡＨＲ であり、バッファメモリ１２に所望のデータが存在して
、且つストアバッファ１３に同じアドレスの書込要求が
存在しない場合である。動作２ではバッファメモリ１２
から読出したデータか格納されているレジスタＲＤＲの
内容を要求元の演算処理部１１に送出する。
・ＡＨＲ であり、バッファメモリ１２に所望のデータが存在して
、且つストアバッファ１３に同じアドレスの書込要求が
存在しない場合である。動作２ではバッファメモリ１２
から読出したデータか格納されているレジスタＲＤＲの
内容を要求元の演算処理部１１に送出する。
動作３に決定されるのは論理式で表現すると、５ＨＲＩ
・ＡＨＲ であり、ブロック転送要求を主記憶装置２に対し発行す
る。
・ＡＨＲ であり、ブロック転送要求を主記憶装置２に対し発行す
る。
動作４に決定されるのは、論理式で表現すると、５ＨＲ
２・ＡＨＲ でアシ、バッファメモリ１２及びストアバッファ１３の
両方に所望のデータが存在するが、ストアバッファ１３
の書込データが最新のため、ストアバッファ１３を掃出
し後、改めてバッファメモリ１２を読出す。
２・ＡＨＲ でアシ、バッファメモリ１２及びストアバッファ１３の
両方に所望のデータが存在するが、ストアバッファ１３
の書込データが最新のため、ストアバッファ１３を掃出
し後、改めてバッファメモリ１２を読出す。
こ＼で第２図に戻ってブロック転送のＤ・ＪＪ作説明を
行なう。レジスタＰＡ２から主起１．ζ（装置１ｑ２に
対し、ブロック転送要求が発行されると、主記憶装置２
からの読出データを受取るために必要な情報をバッファ
（ＲＺＢ）２５に格納しておく。主記憶装置２から挽出
データが送られてくると、第３切換回路４３を通してレ
ジスタ（ＷＤＲ）３５にセットされる。同じタイミング
でバッファ（ＲＺＢ）２５に格納されている読出アドレ
スはレジスタＦＡＩにセットされ、レジスタＷＤＲの内
容はデータアレイ２２に書込まれるとともに第２切換回
路４２を通してレジスタ（ＲＤＲ）３４にセットされ、
要求元にリプライとして送出される。この実施例では主
記憶装置２からの読出しは１ブロック単位で８回転送で
ある。
行なう。レジスタＰＡ２から主起１．ζ（装置１ｑ２に
対し、ブロック転送要求が発行されると、主記憶装置２
からの読出データを受取るために必要な情報をバッファ
（ＲＺＢ）２５に格納しておく。主記憶装置２から挽出
データが送られてくると、第３切換回路４３を通してレ
ジスタ（ＷＤＲ）３５にセットされる。同じタイミング
でバッファ（ＲＺＢ）２５に格納されている読出アドレ
スはレジスタＦＡＩにセットされ、レジスタＷＤＲの内
容はデータアレイ２２に書込まれるとともに第２切換回
路４２を通してレジスタ（ＲＤＲ）３４にセットされ、
要求元にリプライとして送出される。この実施例では主
記憶装置２からの読出しは１ブロック単位で８回転送で
ある。
次に書込要求の動作説明を行なう。
演算処理部１１からの書込要求はその書込アドレスがレ
ジスタ（ＰＡＬ）にセットされ、次のクロックで５ＴＢ
−ＡＤＲ２３に格納される。ストアバッファ１３の掃出
しは書込アドレスをレジスタＦＡＩにセットし、以前レ
ジスタｌ） Ａ １にセットされていたアドレスをレジ
スタ（ＢＡＲ）３３に退逃する。そしてバッファメモリ
１２のアドレスアレイ２１を索引し、第３比較回路４６
により書込アドレスを含むブロックが存在するか否かを
調べる。クロックを進めて結果をレジスタＡ ］■Ｈに
セットし、加えて書込アドレスにレジスタＩ）Ａ２にセ
ットし、書込データはストアバソファデータレジスタ（
ＳｒＩ２−ＷＤ）２４から２１５３切換回路４３を経て
レジスタＷＤＲにセット−ａれる。
ジスタ（ＰＡＬ）にセットされ、次のクロックで５ＴＢ
−ＡＤＲ２３に格納される。ストアバッファ１３の掃出
しは書込アドレスをレジスタＦＡＩにセットし、以前レ
ジスタｌ） Ａ １にセットされていたアドレスをレジ
スタ（ＢＡＲ）３３に退逃する。そしてバッファメモリ
１２のアドレスアレイ２１を索引し、第３比較回路４６
により書込アドレスを含むブロックが存在するか否かを
調べる。クロックを進めて結果をレジスタＡ ］■Ｈに
セットし、加えて書込アドレスにレジスタＩ）Ａ２にセ
ットし、書込データはストアバソファデータレジスタ（
ＳｒＩ２−ＷＤ）２４から２１５３切換回路４３を経て
レジスタＷＤＲにセット−ａれる。
こ＼で主記憶装置２に対する１・ｔ、込吸求を光行し、
またレジスタＡ ＨＲを調べて、書込アドレスを含むブ
ロックが存在すればレジスタＷＤＲの内′ｔφをデータ
アレイ２２に書込む。
またレジスタＡ ＨＲを調べて、書込アドレスを含むブ
ロックが存在すればレジスタＷＤＲの内′ｔφをデータ
アレイ２２に書込む。
第４図にストアバッファ１３の掃出しに門するタイムチ
ャートの一例を示す。ストアバッファ１３には２つの書
込要求Ｓｌ 、Ｓ２が存在するものとし、タイミングｔ
ｐは掃出し以前の状態で、タイミ □ングｔ１及び
ｔ３で５ＴＢ−ＡＤＲ２３からレジスタＰＡＬに書込ア
ドレスがセットされてｔ１１込茨求の実行を行なう。書
込要求ＳＩＵバッファメモリ１２にヒツトし、書込要求
Ｓ２はミスヒツトした場合である。
ャートの一例を示す。ストアバッファ１３には２つの書
込要求Ｓｌ 、Ｓ２が存在するものとし、タイミングｔ
ｐは掃出し以前の状態で、タイミ □ングｔ１及び
ｔ３で５ＴＢ−ＡＤＲ２３からレジスタＰＡＬに書込ア
ドレスがセットされてｔ１１込茨求の実行を行なう。書
込要求ＳＩＵバッファメモリ１２にヒツトし、書込要求
Ｓ２はミスヒツトした場合である。
尚、ストアバッファ１３の掃出しの契機は、前記読出要
求による動作１及び動作４の場合に加えてストアバッフ
ァ１３が満杯になった場合及びレジスタＰＡＬが空きの
場合もその対象である。
求による動作１及び動作４の場合に加えてストアバッフ
ァ１３が満杯になった場合及びレジスタＰＡＬが空きの
場合もその対象である。
以上がこの発明の実施例に対する説明である。
ところでブロック転送中のバッファメモリの状態はアド
レスアレイ２１にディレクトリを登録しているが、デー
タアレイ２２に未だデータが用意されていない不安定な
状態である。加えてブロック転送は主記憶装置２にアク
セスするためアクセスタイムが大きい。
レスアレイ２１にディレクトリを登録しているが、デー
タアレイ２２に未だデータが用意されていない不安定な
状態である。加えてブロック転送は主記憶装置２にアク
セスするためアクセスタイムが大きい。
しかし、この発明によればその空きを利用してストアバ
ッファ１３の掃出しを行なってもバッファメモリ１２に
矛盾をきたすことがない。例えば主記憶装置２にブロッ
ク転送要求を出して最初の読出データが送られてくるま
で１０ Ｔ及びアドレスアレイ２１のディレクトリ登録
に２Ｔかかるとし、ストアバッファ１２の容量を４エン
トリとすれば、１回のブロック転送の間にストアバッフ
ァ１３の書込要求はすべて掃出し可能となる。
ッファ１３の掃出しを行なってもバッファメモリ１２に
矛盾をきたすことがない。例えば主記憶装置２にブロッ
ク転送要求を出して最初の読出データが送られてくるま
で１０ Ｔ及びアドレスアレイ２１のディレクトリ登録
に２Ｔかかるとし、ストアバッファ１２の容量を４エン
トリとすれば、１回のブロック転送の間にストアバッフ
ァ１３の書込要求はすべて掃出し可能となる。
また、読出要求に際し、ストアバッファからの掃出しを
最小限に留めることにょシ試用データの遅れを防ぐこと
ができる。
最小限に留めることにょシ試用データの遅れを防ぐこと
ができる。
この発明によれば、ブロック転送中のストアバッファの
掃出しが容易に行なえ、まだ読出吸水に対するストアバ
ッファの掃出しを最小限に押さえ読出データをはやく要
求元に送出できるなどの効果がある。
掃出しが容易に行なえ、まだ読出吸水に対するストアバ
ッファの掃出しを最小限に押さえ読出データをはやく要
求元に送出できるなどの効果がある。
第１図はこの発明の情報処理装置６゛の一例を示すブロ
ック図、第２図は第１図中のバッファメモリ及びストア
バッファの詳細例を示すブロック図、第３図は読出要求
に対する動作を表現した図、第４図はストアバッファの
掃出しの一例を示すタイムチャートである。 １：情報処理装置、２：主記憶装置、３：インク７ｆｆ
ｌ−−ス、１１：演算処理部、１２：バッファメモリ、
１３ニスドアバツフア、１３−１：ストアバソファのア
ドレス部、、１３−２ニスドアバツフアの１込デ一タ部
、２１ニアドレスアレイ、２２：データアレイ、２３
： ＳＴ］３−ＡＩ）Ｒ。 ２４ ： ５ＴＢ−ＷＤ、２ ｓ ：バッフ７ＲＺＢ。 ３１〜３８：レジスタ、４１〜４３：切挨回絡４４〜４
６：比較回路。 特許出願人 日本電気株式会社 代理人 草野 卓 ７１図
ック図、第２図は第１図中のバッファメモリ及びストア
バッファの詳細例を示すブロック図、第３図は読出要求
に対する動作を表現した図、第４図はストアバッファの
掃出しの一例を示すタイムチャートである。 １：情報処理装置、２：主記憶装置、３：インク７ｆｆ
ｌ−−ス、１１：演算処理部、１２：バッファメモリ、
１３ニスドアバツフア、１３−１：ストアバソファのア
ドレス部、、１３−２ニスドアバツフアの１込デ一タ部
、２１ニアドレスアレイ、２２：データアレイ、２３
： ＳＴ］３−ＡＩ）Ｒ。 ２４ ： ５ＴＢ−ＷＤ、２ ｓ ：バッフ７ＲＺＢ。 ３１〜３８：レジスタ、４１〜４３：切挨回絡４４〜４
６：比較回路。 特許出願人 日本電気株式会社 代理人 草野 卓 ７１図
Claims (1)
- （１）主記憶装置と接続され、その主記憶装置の記憶内
容の写しをブロック単位で保持するバッファメモリを有
する情報処理装置において、前記主記憶装置及び前記バ
ッファメモリへの引込要求を貯蔵しておくストアバッフ
ァを備え、そのストアバッファはそのストアバッファに
・貯蔵されているすべての書込アドレスと読出要求に付
随する読出アドレスとを比較する手段を持ち、この比較
手段はブロック単位で比較して一致を検出する第１比較
手段と、あらかじめ設定された書込データ幅単位で比較
して一致を検出する第２比較手段とを含むことを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152034A JPS5942686A (ja) | 1982-08-31 | 1982-08-31 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152034A JPS5942686A (ja) | 1982-08-31 | 1982-08-31 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942686A true JPS5942686A (ja) | 1984-03-09 |
| JPS6343774B2 JPS6343774B2 (ja) | 1988-09-01 |
Family
ID=15531603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152034A Granted JPS5942686A (ja) | 1982-08-31 | 1982-08-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942686A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266348A (ja) * | 1985-09-18 | 1987-03-25 | Nec Corp | キヤツシユメモリ制御装置におけるストアチエツク方式 |
| JPS63173146A (ja) * | 1987-01-13 | 1988-07-16 | Yokogawa Electric Corp | キヤツシユメモリ制御システム |
| JPS63302033A (ja) * | 1987-05-14 | 1988-12-08 | ピーピージー・インダストリーズ・インコーポレイテッド | チップ抵抗性被膜 |
| JPH03288245A (ja) * | 1990-04-03 | 1991-12-18 | Mitsubishi Electric Corp | データ処理装置 |
| JPH04287125A (ja) * | 1991-03-15 | 1992-10-12 | Koufu Nippon Denki Kk | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5324260A (en) * | 1976-08-19 | 1978-03-06 | Matsushita Electric Works Ltd | Open circuit delayed non-contact relay |
-
1982
- 1982-08-31 JP JP57152034A patent/JPS5942686A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5324260A (en) * | 1976-08-19 | 1978-03-06 | Matsushita Electric Works Ltd | Open circuit delayed non-contact relay |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266348A (ja) * | 1985-09-18 | 1987-03-25 | Nec Corp | キヤツシユメモリ制御装置におけるストアチエツク方式 |
| JPS63173146A (ja) * | 1987-01-13 | 1988-07-16 | Yokogawa Electric Corp | キヤツシユメモリ制御システム |
| JPS63302033A (ja) * | 1987-05-14 | 1988-12-08 | ピーピージー・インダストリーズ・インコーポレイテッド | チップ抵抗性被膜 |
| JPH03288245A (ja) * | 1990-04-03 | 1991-12-18 | Mitsubishi Electric Corp | データ処理装置 |
| JPH04287125A (ja) * | 1991-03-15 | 1992-10-12 | Koufu Nippon Denki Kk | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6343774B2 (ja) | 1988-09-01 |
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