JPS5943547A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5943547A JPS5943547A JP57154115A JP15411582A JPS5943547A JP S5943547 A JPS5943547 A JP S5943547A JP 57154115 A JP57154115 A JP 57154115A JP 15411582 A JP15411582 A JP 15411582A JP S5943547 A JPS5943547 A JP S5943547A
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- JP
- Japan
- Prior art keywords
- film
- semiconductor
- polycrystalline
- partition wall
- isolation region
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（０）発明の技術分野
本発明は半導体装置の製造方法のうち、特に半導体集積
回路装置ｉｉ￥（ＩＣ）の新たな素子間分離帯形成方法
に関１゛る。
回路装置ｉｉ￥（ＩＣ）の新たな素子間分離帯形成方法
に関１゛る。
（１））従来技術と問題点
１Ｃを製作する際、半導体基板−ヒ暑こ設けらｇる多数
の回路素子をそれぞれ電気的に５）離−イ゛る必要があ
り、そのため素子量分１’ｌｌｌ’！ｔ）領域（アイソ
レーション領域）が形成される７、このようηＣアイ゛
ル−ジョン（ＩＳ＋市Ｌｉｏｎ）領域の形成方法として
ｌま、窒化” ！Ｊ ｍｌ ：／ （８ｉｓＮ４）膜を
マスクとして選択１勺に二酸化シリコン（８１０ｇ）膜
を形成する、０わゆる選択酸化法（ＬＵ（Ｘ）８法）が
良く知られており第１図にその形成工程途中の断面図を
示している。
の回路素子をそれぞれ電気的に５）離−イ゛る必要があ
り、そのため素子量分１’ｌｌｌ’！ｔ）領域（アイソ
レーション領域）が形成される７、このようηＣアイ゛
ル−ジョン（ＩＳ＋市Ｌｉｏｎ）領域の形成方法として
ｌま、窒化” ！Ｊ ｍｌ ：／ （８ｉｓＮ４）膜を
マスクとして選択１勺に二酸化シリコン（８１０ｇ）膜
を形成する、０わゆる選択酸化法（ＬＵ（Ｘ）８法）が
良く知られており第１図にその形成工程途中の断面図を
示している。
図において、■はシリコン基板、２はＳ＋ｓＮ＋［マス
ク、３はその下の５ｉＯ１１膜、４はアイソレーション
領域となるフィールドＳ ｉｏ２膜であるが、この選択
酸化法でアイソレーション領域を形成する場合に、Ｓ
＋ ０ ＊ ｌｌＸＡ３の幅Ｗを余り狭く形成すること
は困Ｖａｔ：であり、まｔ二それはｆｆさＬにもか））
）わす；６（アッテ、例えば〜Ｖ＝４／Ｚ＃１． Ｌ
＝６０（１０人程度になる。更に加えて、８１ｇＮ４膜
マスク８との境界部分で、５ｉ８Ｎ４１１％の下面に８
ｉｏ、膜が喰０込んでバーズビークＢが生成され、−
／ｆ１幅広いアイソレーション領域となって素子形成領
域を圧迫し、ＩＣの高密度化・高集積化を大きく阻害す
る。
ク、３はその下の５ｉＯ１１膜、４はアイソレーション
領域となるフィールドＳ ｉｏ２膜であるが、この選択
酸化法でアイソレーション領域を形成する場合に、Ｓ
＋ ０ ＊ ｌｌＸＡ３の幅Ｗを余り狭く形成すること
は困Ｖａｔ：であり、まｔ二それはｆｆさＬにもか））
）わす；６（アッテ、例えば〜Ｖ＝４／Ｚ＃１． Ｌ
＝６０（１０人程度になる。更に加えて、８１ｇＮ４膜
マスク８との境界部分で、５ｉ８Ｎ４１１％の下面に８
ｉｏ、膜が喰０込んでバーズビークＢが生成され、−
／ｆ１幅広いアイソレーション領域となって素子形成領
域を圧迫し、ＩＣの高密度化・高集積化を大きく阻害す
る。
（Ｃ） 発明の目的
本発明はこのようなアイソレーション領域ヲできるだけ
狭い幅に形成することを目的とイ”る製造方法を提案す
るものである。
狭い幅に形成することを目的とイ”る製造方法を提案す
るものである。
（（リ 発明の構成
その特徴は、半導体基板上に絶縁膜を被着し、該絶縁膜
を選択的にエツチングし、て該絶縁膜からなる凸形隔壁
を形成する工程、次いで該凸形隔壁を含む半導体基板−
にに多結晶半導体膜を被着し更に該多結晶半導体膜をリ
アクテイブイオンエッヂングにまりエツチングして上記
凸形隔壁の側面にのみ多結晶半導体膜を残存させる工程
、次いで半導体基板上に半導体エピタキシャル層を成長
（７，１：、記凸形隔壁を埋没させる工程が含まれろ製
造方法で、以下図面を参照り、−Ｕ実施例により詳細に
説明する。
を選択的にエツチングし、て該絶縁膜からなる凸形隔壁
を形成する工程、次いで該凸形隔壁を含む半導体基板−
にに多結晶半導体膜を被着し更に該多結晶半導体膜をリ
アクテイブイオンエッヂングにまりエツチングして上記
凸形隔壁の側面にのみ多結晶半導体膜を残存させる工程
、次いで半導体基板上に半導体エピタキシャル層を成長
（７，１：、記凸形隔壁を埋没させる工程が含まれろ製
造方法で、以下図面を参照り、−Ｕ実施例により詳細に
説明する。
（０）発明の実施例
第２図ないし第７図は本発明にかかる一実施例の製造工
程順断面図を示す。先づ、第２図に示すようにシＩＪ
ｚ３ン基板ＩＬヒに化学気相成長（ＣＶ−Ｌ））法に。
程順断面図を示す。先づ、第２図に示すようにシＩＪ
ｚ３ン基板ＩＬヒに化学気相成長（ＣＶ−Ｌ））法に。
しって膜厚１１１ｒｎの１→１（）２膜１２を被着し、
その上面に電子ビー１．露光法によってレジスト膜マス
クＩ３を形成才ろ、ＳｉＯ，ｌｌ’４１２は熱酸化法に
、１り彼ＨＬ−Ｃも良い、、まｊｙ ＩＩ １０ ｚ膜
１２の代りに燐シリケー トガラス膜を同じ＜（昌］法
で被着してもよい。
その上面に電子ビー１．露光法によってレジスト膜マス
クＩ３を形成才ろ、ＳｉＯ，ｌｌ’４１２は熱酸化法に
、１り彼ＨＬ−Ｃも良い、、まｊｙ ＩＩ １０ ｚ膜
１２の代りに燐シリケー トガラス膜を同じ＜（昌］法
で被着してもよい。
次いで、；８３図に示すように六弗化エタン（０２Ｆ６
）とトリフロロメタン（ＯｆｌＦ、）との混合ガスを用
いて減圧ＩＳｊ （１，６’Ｉ”” ｒ としｔこリア
クテイブイ」ンエッチングにしってＪ： 而Ｊ、ｔ）
Ｓ １（）ｐｉｅエツチングし７て、Ｉｌ′冨２００
（１人のＳ ＋ Ｃ） ｐ膜１２からなる凸形隔壁（ア
イソレーション領域）を形成する。
）とトリフロロメタン（ＯｆｌＦ、）との混合ガスを用
いて減圧ＩＳｊ （１，６’Ｉ”” ｒ としｔこリア
クテイブイ」ンエッチングにしってＪ： 而Ｊ、ｔ）
Ｓ １（）ｐｉｅエツチングし７て、Ｉｌ′冨２００
（１人のＳ ＋ Ｃ） ｐ膜１２からなる凸形隔壁（ア
イソレーション領域）を形成する。
に記のガスによるＳｉ）ＩＩ膜のエツチング速ＩＷは１
２ ｏ ｆｌ Ａ１５＞ 、シリコンのエツチング速度
ＩＪ１旧）左／分で７）るから、図示のように３ｉ０．
膜のめエツチング除去することができる。
２ ｏ ｆｌ Ａ１５＞ 、シリコンのエツチング速度
ＩＪ１旧）左／分で７）るから、図示のように３ｉ０．
膜のめエツチング除去することができる。
次いで、第４図に示すように、ＣＶ １）法によってモ
ノシラン（８ｉ）１４）ガスを熱分解して膜厚１０００
人の多結晶ソリコン膜１４を全面に被着する。その際、
シリコン基板の加熱温度は６２０ ｔ：：の比較的低温
度とする。次いで、第５図に示すように、四弗化炭素（
ＣＦ４）ガスを用いたりアクティブイオンエ゛ソヂング
によって上面から多結晶シリコンｎｑｃ ｔ ４をエツ
チングする。そうすれば、多結晶シリコン膜は垂直にエ
ツチングされて、Ｓｉ偽［１２からなる凸形隔壁の側面
にのみｌｌ’ｉ４厚０１０（私程度の多結晶シリコン膜
を残存させろことができる。
ノシラン（８ｉ）１４）ガスを熱分解して膜厚１０００
人の多結晶ソリコン膜１４を全面に被着する。その際、
シリコン基板の加熱温度は６２０ ｔ：：の比較的低温
度とする。次いで、第５図に示すように、四弗化炭素（
ＣＦ４）ガスを用いたりアクティブイオンエ゛ソヂング
によって上面から多結晶シリコンｎｑｃ ｔ ４をエツ
チングする。そうすれば、多結晶シリコン膜は垂直にエ
ツチングされて、Ｓｉ偽［１２からなる凸形隔壁の側面
にのみｌｌ’ｉ４厚０１０（私程度の多結晶シリコン膜
を残存させろことができる。
次いで、第６図に示すように（ｊ〜’ Ｉ）法によって
Ｈａｌｔ、ガスを、■“？Ｉ温度分解して単結晶シリコ
ンＰＩ ］、５をエピタキシャル成長する。仁の場合、
シリコン基板１１の加熱温度は９５０しの４１ノ温度に
し、減圧度ハ１５ ’Ｌ’ｏｒｒ稈［ニス７）。（：
Ｖ ｉＪ 法テＳ ｉＪｌ、 −）ガスを分解して被パ
させる場合、上記のように６００１３稈度の低湿ＩＷで
は無差別に全面に被着するが、９５ （ｌ ｔ；以上の
高温度では５ｉ（Ｊ、膜上にはイ′ｊ着し難くて、シリ
コン基板１１と多結晶シリコン膜１４にｆ；１着しやず
く、シリコン基板１１上にエビタ虚シャル１戊長させる
ことができる。しｔこがって、多結晶シリコン膜１４を
予めＳｉｎｇ膜１２の側面に被着させてい４Ｃければ、
５ｉＱ９膜１２との伺着性が悪くて、確実なエピタキシ
ャル層が形成されない。
Ｈａｌｔ、ガスを、■“？Ｉ温度分解して単結晶シリコ
ンＰＩ ］、５をエピタキシャル成長する。仁の場合、
シリコン基板１１の加熱温度は９５０しの４１ノ温度に
し、減圧度ハ１５ ’Ｌ’ｏｒｒ稈［ニス７）。（：
Ｖ ｉＪ 法テＳ ｉＪｌ、 −）ガスを分解して被パ
させる場合、上記のように６００１３稈度の低湿ＩＷで
は無差別に全面に被着するが、９５ （ｌ ｔ；以上の
高温度では５ｉ（Ｊ、膜上にはイ′ｊ着し難くて、シリ
コン基板１１と多結晶シリコン膜１４にｆ；１着しやず
く、シリコン基板１１上にエビタ虚シャル１戊長させる
ことができる。しｔこがって、多結晶シリコン膜１４を
予めＳｉｎｇ膜１２の側面に被着させてい４Ｃければ、
５ｉＱ９膜１２との伺着性が悪くて、確実なエピタキシ
ャル層が形成されない。
しかる後、第７図に示すようにＳ ｓ （Ｊ ２膜１２
からなるアイソＬ・−５７ヨン領域で分前された単結晶
シリコン層１５に素子を形成せる。その場合、８４０Ｑ
膜１２の側面に存７Ｅする多結晶シリコン膜１２も素子
形り児の有効領域となる。第７図はＡｊ、ｒ）Ｓ型トラ
ンジスタ素子を形成し７１こ例であるが、この、Ｅ ウ
ニしてＩｆ’／Ａ ２ （１００人の狭いアイソレーシ
ョン領域で分ＩＩＩされ１．−Ｉ にをＪｒ３ ｂ’ｉ
’−ることがて゛きる。
からなるアイソＬ・−５７ヨン領域で分前された単結晶
シリコン層１５に素子を形成せる。その場合、８４０Ｑ
膜１２の側面に存７Ｅする多結晶シリコン膜１２も素子
形り児の有効領域となる。第７図はＡｊ、ｒ）Ｓ型トラ
ンジスタ素子を形成し７１こ例であるが、この、Ｅ ウ
ニしてＩｆ’／Ａ ２ （１００人の狭いアイソレーシ
ョン領域で分ＩＩＩされ１．−Ｉ にをＪｒ３ ｂ’ｉ
’−ることがて゛きる。
＜Ｏ発明の効果
以にの実施例から明らかなように、本発明によれば極め
て狭い幅のアイソレーション６Ａ ｂ４Ｕ、が形成され
る１、′め、Ｊ、 Ｃｏ）ｊ１％ｆｉ’ｆ ｐ、’（苓
・著しく向上させることができろ。ＩＣの隼積度の向」
、ユは電子回路の商速化など性能同士に極め゛−Ｃ貢献
−４′るものである。
て狭い幅のアイソレーション６Ａ ｂ４Ｕ、が形成され
る１、′め、Ｊ、 Ｃｏ）ｊ１％ｆｉ’ｆ ｐ、’（苓
・著しく向上させることができろ。ＩＣの隼積度の向」
、ユは電子回路の商速化など性能同士に極め゛−Ｃ貢献
−４′るものである。
尚、本発明はシリコンのみｊ、（らず、その他の半導体
基板にも適用１′ることかできる。
基板にも適用１′ることかできる。
Ｎ目図は従来のアイソレーション領域形成の工程途中断
面図、第２図ないし第７図は本発明にかかる製造、］−
８程順断面図である。図中、１．１１はシリコン基板、
８，４．１２はＳ ＩＯ２膜、１８はｌ／シスト膜マス
ク、１４は多結晶シリコン膜、１５は単結晶シリコン層
を示−１゜ 第１図 第２図 第３図 第４図 １９３− 第５図 第６図 第７図
面図、第２図ないし第７図は本発明にかかる製造、］−
８程順断面図である。図中、１．１１はシリコン基板、
８，４．１２はＳ ＩＯ２膜、１８はｌ／シスト膜マス
ク、１４は多結晶シリコン膜、１５は単結晶シリコン層
を示−１゜ 第１図 第２図 第３図 第４図 １９３− 第５図 第６図 第７図
Claims (1)
- 半導体基板上に絶縁膜を被着し、該絶縁膜を選択的にエ
ツチングして該絶縁膜からなる凸形隔壁を形成する工程
、次いで該凸形隔壁を含む゛ヒ導体基板−ヒに多結晶半
導体膜を被着し、更に該多結晶半導体膜をリアクティブ
イオンエツチングによりエツチングして上記凸形隔壁の
側面にのみ多結晶半導体膜を残存させる工程、次いで半
導体基板上に半導体エピタキシャル層を成長し、上記凸
形隔壁を埋没させる工程が含まれてなることを特徴と一
？ｒ−る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154115A JPS5943547A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154115A JPS5943547A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5943547A true JPS5943547A (ja) | 1984-03-10 |
| JPS6320018B2 JPS6320018B2 (ja) | 1988-04-26 |
Family
ID=15577248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57154115A Granted JPS5943547A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943547A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258040A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 素子分離領域の形成方法 |
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
-
1982
- 1982-09-03 JP JP57154115A patent/JPS5943547A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
| JPS63258040A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 素子分離領域の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6320018B2 (ja) | 1988-04-26 |
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