JPS5946106B2 - 超高速トランジスタ - Google Patents
超高速トランジスタInfo
- Publication number
- JPS5946106B2 JPS5946106B2 JP56198883A JP19888381A JPS5946106B2 JP S5946106 B2 JPS5946106 B2 JP S5946106B2 JP 56198883 A JP56198883 A JP 56198883A JP 19888381 A JP19888381 A JP 19888381A JP S5946106 B2 JPS5946106 B2 JP S5946106B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- region
- emitter
- layer
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、高周波領域で動作する超高速トランジスタに
関するものである。
関するものである。
近年、半導体トランジスタの高速化の試みのひとつに、
メタルベーストランジスタが提案されている。
メタルベーストランジスタが提案されている。
第１図はメタルベーストランジスタの零バイアス条件下
におけるエネルギーバンド図で、ｎｆ半導体エミッタ１
、金属薄膜ベース２およびｎ−半導体コレクタ３から成
り、図示のように零バイアス条件下では、ｎ１手導体エ
ミッタ１およびｎ−半導体コレクタ３と金属薄膜ベース
２との間には、ショットキ接合４、５による空乏層が発
生している。第２図はメタルベーストランジスタの動作
状態におけるエネルギーバンド構造を示す図で、ｎ１手
導体エミッタ１およびｎ−半導体コレクタ３はそれぞれ
負および正にバイアスされ、工ミッタ側ショットキ障壁
４、コレクタ側ショットキ障壁５は順および逆方向にバ
イアスされている。ｎｆ半導体エミッタ１金属薄膜ベー
ス２間に加えられた順方向バイアスに応じてｎｆ半導体
エミッタ１中の電子は、金属薄膜ベース２に注入される
。金属薄膜ベース２が十分薄い場合は、大多数の電子は
、金属薄膜ベース２を通過してｎ−半導体コレクタ空乏
層３へ到達することができる。すなわち金属薄膜ベース
２の電位を設定するに要する微小な電荷で、エミッタか
らコレクタヘの電流を制御することができる。このトラ
ンジスタ構造は、従来のバイポーラ側トランジスタに比
較して、１、ベース領域が金属であるので少数キャリア
蓄積によるスイッチング速度の低下がないこと。２、ベ
ース領域が１００λ程度と薄いので、キャリアのベース
領域走行時間が問題にならないこと。
におけるエネルギーバンド図で、ｎｆ半導体エミッタ１
、金属薄膜ベース２およびｎ−半導体コレクタ３から成
り、図示のように零バイアス条件下では、ｎ１手導体エ
ミッタ１およびｎ−半導体コレクタ３と金属薄膜ベース
２との間には、ショットキ接合４、５による空乏層が発
生している。第２図はメタルベーストランジスタの動作
状態におけるエネルギーバンド構造を示す図で、ｎ１手
導体エミッタ１およびｎ−半導体コレクタ３はそれぞれ
負および正にバイアスされ、工ミッタ側ショットキ障壁
４、コレクタ側ショットキ障壁５は順および逆方向にバ
イアスされている。ｎｆ半導体エミッタ１金属薄膜ベー
ス２間に加えられた順方向バイアスに応じてｎｆ半導体
エミッタ１中の電子は、金属薄膜ベース２に注入される
。金属薄膜ベース２が十分薄い場合は、大多数の電子は
、金属薄膜ベース２を通過してｎ−半導体コレクタ空乏
層３へ到達することができる。すなわち金属薄膜ベース
２の電位を設定するに要する微小な電荷で、エミッタか
らコレクタヘの電流を制御することができる。このトラ
ンジスタ構造は、従来のバイポーラ側トランジスタに比
較して、１、ベース領域が金属であるので少数キャリア
蓄積によるスイッチング速度の低下がないこと。２、ベ
ース領域が１００λ程度と薄いので、キャリアのベース
領域走行時間が問題にならないこと。
３、ベース領域が金属であるのでベース抵抗が低く、ベ
ース抵抗によるスイッチング遅れが小さいこと。
ース抵抗によるスイッチング遅れが小さいこと。
等の利点が予想されていた６
しかし、ショットキバリアを形成するための金属の上に
更に半導体を形成させる必要があるため、フ 素子の実
用化は困難であつた。
更に半導体を形成させる必要があるため、フ 素子の実
用化は困難であつた。
本発明は、上記の欠点を解消する目的でなされたもので
、Ｅｌ−Ｖ族半導体混晶間で形成されるヘテロ接合が良
好な界面特性を持ち、混晶比を変えた単結晶を自由に重
畳成長することができること、に着目し、前記メタルベ
ーストランジスタにおけるショットキ障壁をワイドギャ
ップ半導体薄膜で、また金属による高伝導層を、適当な
バイアス条件”ウー下でワイドギヤツプベース、コレク
タヘテロ接合界面に発生する高伝導性反転層にて置き換
えることにより、既存技術によつて、数ＴＨｚ以上の周
波数帯で利得を有する超高速トランジスタを提供するも
のである。
、Ｅｌ−Ｖ族半導体混晶間で形成されるヘテロ接合が良
好な界面特性を持ち、混晶比を変えた単結晶を自由に重
畳成長することができること、に着目し、前記メタルベ
ーストランジスタにおけるショットキ障壁をワイドギャ
ップ半導体薄膜で、また金属による高伝導層を、適当な
バイアス条件”ウー下でワイドギヤツプベース、コレク
タヘテロ接合界面に発生する高伝導性反転層にて置き換
えることにより、既存技術によつて、数ＴＨｚ以上の周
波数帯で利得を有する超高速トランジスタを提供するも
のである。
以下、本発明について説明する。
本発明による超高速トランジスタをＧａＡｓ−ＧａＡｌ
Ａｓ系化合物半導体で作成した実施例のそれぞれ断面図
ａおよび平面図ｂを示す。図中、１１はエミツタ電極、
１２はｎ＋ＧａＡｓエミツタ領域、１３はノンドープＧ
ａＡｌＡｓ薄膜層、１４はベース電極、１５はベースコ
ンタクト用ｎ＋拡散層、１６はヘテロ接合界面に発生し
た低抵抗反転層、１７はｐ−ＧａＡｓコレクタ領域、１
８はｎ＋ＧａＡｓ基板、１９はコレクタ電極である。ノ
ンドープＧａＡｌＡｓ薄膜１３の標準的な厚さは２００
八から２０００人、Ｐ−ＧａＡｓコレクタ領域１７の標
準的な厚さは、２０００人から２μｍである。第４，５
，６図は、本発明によるトランジスタの零バイアス条件
（第４図示）、０ＦＦ（第５図示）、０Ｎ（第６図示）
動作時におけるエネルギーバンド図をそれぞれ示すもの
である。さて、第４図に示すようにｎ＋ＧａＡｓエミツ
タ領域１２とｐ−ＧａＡｓコレタタ領域１７との間には
ノンドープＧａＡｌＡｓ薄膜層１３がはさまれており、
このノンドープＧａＡｌＡｓ層１３がｎ＋ＧａＡｓエミ
ツタ領域１２中の電子に対して約０．３ｅＶの拡散障壁
になつている。
Ａｓ系化合物半導体で作成した実施例のそれぞれ断面図
ａおよび平面図ｂを示す。図中、１１はエミツタ電極、
１２はｎ＋ＧａＡｓエミツタ領域、１３はノンドープＧ
ａＡｌＡｓ薄膜層、１４はベース電極、１５はベースコ
ンタクト用ｎ＋拡散層、１６はヘテロ接合界面に発生し
た低抵抗反転層、１７はｐ−ＧａＡｓコレクタ領域、１
８はｎ＋ＧａＡｓ基板、１９はコレクタ電極である。ノ
ンドープＧａＡｌＡｓ薄膜１３の標準的な厚さは２００
八から２０００人、Ｐ−ＧａＡｓコレクタ領域１７の標
準的な厚さは、２０００人から２μｍである。第４，５
，６図は、本発明によるトランジスタの零バイアス条件
（第４図示）、０ＦＦ（第５図示）、０Ｎ（第６図示）
動作時におけるエネルギーバンド図をそれぞれ示すもの
である。さて、第４図に示すようにｎ＋ＧａＡｓエミツ
タ領域１２とｐ−ＧａＡｓコレタタ領域１７との間には
ノンドープＧａＡｌＡｓ薄膜層１３がはさまれており、
このノンドープＧａＡｌＡｓ層１３がｎ＋ＧａＡｓエミ
ツタ領域１２中の電子に対して約０．３ｅＶの拡散障壁
になつている。
ノンドープＧａＡｌＡｓ層１３とｐ−ＧａＡｓコレクタ
領域１７との界面は空乏していて、反転層は形成されて
いない。第５図は、ｎ＋ＧａＡｓエミツタ領域１２、ベ
ースコンタクト用ｎ＋拡散層１５（第３図）間の０．２
程度の弱順バイアス、ベースコンタクト用ｎ＋拡散層１
５（第３図）、ｎ＋ＧａＡｓ基板１８に１〜２の逆バイ
アスを加えた場合のエネルギーバンド図である。ｎ＋Ｇ
ａＡｓエミツタ領域１２、ベースコンタクト用ｎ＋拡散
層１５（第３図）間の順バイアスによつて、ノンドープ
ＧａＡｌＡｓ薄膜層１３とｐ−ＧａＡｓコレタタ領域１
７との間に高移動度反転層が生じて低抵抗ベース層１６
を形成している。また、ｐ−ＧａＡｓコレクタ領域１７
における伝導帯のレベルが下げられることにより、ｐ−
ＧａＡｓコレタタ領域１７中に発生する電界は、電子を
ｎ＋ＧａＡｓ基板１８側に加速する向きに働いている。
第５図においては、ｎ＋ＧａＡｓエミツタ領域１２中の
電子は、ノンドープＧａＡｌＡｓ薄膜層１３に妨げられ
て、ｐ−ＧａＡｓコレクタ領域１７には注入されない。
領域１７との界面は空乏していて、反転層は形成されて
いない。第５図は、ｎ＋ＧａＡｓエミツタ領域１２、ベ
ースコンタクト用ｎ＋拡散層１５（第３図）間の０．２
程度の弱順バイアス、ベースコンタクト用ｎ＋拡散層１
５（第３図）、ｎ＋ＧａＡｓ基板１８に１〜２の逆バイ
アスを加えた場合のエネルギーバンド図である。ｎ＋Ｇ
ａＡｓエミツタ領域１２、ベースコンタクト用ｎ＋拡散
層１５（第３図）間の順バイアスによつて、ノンドープ
ＧａＡｌＡｓ薄膜層１３とｐ−ＧａＡｓコレタタ領域１
７との間に高移動度反転層が生じて低抵抗ベース層１６
を形成している。また、ｐ−ＧａＡｓコレクタ領域１７
における伝導帯のレベルが下げられることにより、ｐ−
ＧａＡｓコレタタ領域１７中に発生する電界は、電子を
ｎ＋ＧａＡｓ基板１８側に加速する向きに働いている。
第５図においては、ｎ＋ＧａＡｓエミツタ領域１２中の
電子は、ノンドープＧａＡｌＡｓ薄膜層１３に妨げられ
て、ｐ−ＧａＡｓコレクタ領域１７には注入されない。
すなわち本図は、トランジスタの０ＦＦ状態を示す。第
６図は、ｎ＋ＧａＡｓエミツタ領域２、ベースコンタク
ト用ｎ＋拡散層１５（第３図）を更にバイアスすること
によつて、ｎ＋ＧａＡｓエミツタ領域１２中の電子がノ
ンドープＧａＡｌＡｓ薄膜１３によつて生ずる約０．３
ｅＶの拡散壁を超えた場合を示す。ｎ＋ＧａＡｓエミツ
タ領域１２からノンドープＧａＡｌＡｓ薄膜層１３を超
えて放出された電子は、大部分が低抵抗反転層１６を通
透して、ｐ−ＧａＡｓコレクタ領域１７中の電界によつ
てｎ＋ＧａＡｓ基板１８方向に加速される。すなわち、
本図はトランジスタの０Ｎ状態を示す。本発明による超
高速トランジスタの技術的な利点を列挙すると、１．ノ
ンドープＧａＡｌＡｓ層１３（第４図）と低抵抗反転層
１６（第４図）は、従来のバイポーラトランジスタのベ
ース領域に相当するものであり、両者の厚さの合計を数
百λ以下に設計するこ−とが可能となる。
６図は、ｎ＋ＧａＡｓエミツタ領域２、ベースコンタク
ト用ｎ＋拡散層１５（第３図）を更にバイアスすること
によつて、ｎ＋ＧａＡｓエミツタ領域１２中の電子がノ
ンドープＧａＡｌＡｓ薄膜１３によつて生ずる約０．３
ｅＶの拡散壁を超えた場合を示す。ｎ＋ＧａＡｓエミツ
タ領域１２からノンドープＧａＡｌＡｓ薄膜層１３を超
えて放出された電子は、大部分が低抵抗反転層１６を通
透して、ｐ−ＧａＡｓコレクタ領域１７中の電界によつ
てｎ＋ＧａＡｓ基板１８方向に加速される。すなわち、
本図はトランジスタの０Ｎ状態を示す。本発明による超
高速トランジスタの技術的な利点を列挙すると、１．ノ
ンドープＧａＡｌＡｓ層１３（第４図）と低抵抗反転層
１６（第４図）は、従来のバイポーラトランジスタのベ
ース領域に相当するものであり、両者の厚さの合計を数
百λ以下に設計するこ−とが可能となる。
従つて、キヤリアのベース領域走行距離を百分の１程度
の短縮することが可能である。２．従来のトランジスタ
のベース領域に相当するノンドープＧａＡｌＡｓ層１３
（第４図）と低抵抗反転層１６（第４図）には、キヤリ
アを加速する方向の電界が存在しており、キヤリアのベ
ース走行速度が大きい。
の短縮することが可能である。２．従来のトランジスタ
のベース領域に相当するノンドープＧａＡｌＡｓ層１３
（第４図）と低抵抗反転層１６（第４図）には、キヤリ
アを加速する方向の電界が存在しており、キヤリアのベ
ース走行速度が大きい。
３．ヘテロ界面に発生する低抵抗反転層１６（第４図）
には高移動度二次元電子が充満しているために、低いベ
ース抵抗を保つことができる。
には高移動度二次元電子が充満しているために、低いベ
ース抵抗を保つことができる。
従つて、寄生容量による信号の遅延を減少することがで
きる。ということになる。
きる。ということになる。
以上説明したように、本発明は、ヘテロ界面に発生した
高移動層を利用することにより、ベース抵抗を増加させ
ることなく、従来のバイポーラトランジスタに比較して
キヤリアの走行時間を１／１００程度に短縮することが
可能であり、数ＴＨ２以上の高周波領域で動作する超高
速トランジスタを実現するものである。
高移動層を利用することにより、ベース抵抗を増加させ
ることなく、従来のバイポーラトランジスタに比較して
キヤリアの走行時間を１／１００程度に短縮することが
可能であり、数ＴＨ２以上の高周波領域で動作する超高
速トランジスタを実現するものである。
第１図、第２図はそれぞれ零バイアスおよび動作状態に
おけるメタルベーストランジスタのエネルギーバンド図
、第３図ａは本発明をＧａＡｓ一ＧａＡｌＡｓ系化合物
半導体帯で作成した実施例の断面図、ｂは同実施例の平
面図、第４，５，６図はそれぞれ零バイアス条件、０Ｆ
Ｆおよび０Ｎ動作時におけるエネルギーバンド図である
。 図中、１はｎ＋半導体エミツタ、２は金属薄膜ベース、
３はｎ一半導体コレクタ、４はｎ＋半導体エミツタと金
属薄膜ベースとの界面に発生したシヨツトキ障壁、５は
ｎ一半導体コレクタと金属薄膜ベースとの界面に発生し
たシヨツトキ障壁、１１はエミツタ電極、１２はｎ＋Ｇ
ａＡｓエミツタ領域、１３はノンドープＧａＡｌＡｓ薄
膜層、１４はベース電極、１５はベースコンタクト用ｎ
＋拡散層、１６は低抗反転層、１７はｐ−ＧａＡｓコレ
クタ領域、１８はｎ＋ＧａＡａ基板、１９はコレクタ電
極である。
おけるメタルベーストランジスタのエネルギーバンド図
、第３図ａは本発明をＧａＡｓ一ＧａＡｌＡｓ系化合物
半導体帯で作成した実施例の断面図、ｂは同実施例の平
面図、第４，５，６図はそれぞれ零バイアス条件、０Ｆ
Ｆおよび０Ｎ動作時におけるエネルギーバンド図である
。 図中、１はｎ＋半導体エミツタ、２は金属薄膜ベース、
３はｎ一半導体コレクタ、４はｎ＋半導体エミツタと金
属薄膜ベースとの界面に発生したシヨツトキ障壁、５は
ｎ一半導体コレクタと金属薄膜ベースとの界面に発生し
たシヨツトキ障壁、１１はエミツタ電極、１２はｎ＋Ｇ
ａＡｓエミツタ領域、１３はノンドープＧａＡｌＡｓ薄
膜層、１４はベース電極、１５はベースコンタクト用ｎ
＋拡散層、１６は低抗反転層、１７はｐ−ＧａＡｓコレ
クタ領域、１８はｎ＋ＧａＡａ基板、１９はコレクタ電
極である。
Claims (1)
- １ 比較的高濃度のキャリア密度の半導体材料から成る
エミッタと、前記エミッタからのキャリアのトンネル透
過を阻止する程度の厚さでエミッタ領域よりも広い禁制
帯巾を持つベース領域と、比較的低濃度の不純物濃度を
持つた空乏層で形成されるコレクタ領域と、適当なバイ
アス条件下でベース領域とコレクタ領域の境界に発生す
る反転層とで構成されることを特徴とする超高速トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198883A JPS5946106B2 (ja) | 1981-12-10 | 1981-12-10 | 超高速トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198883A JPS5946106B2 (ja) | 1981-12-10 | 1981-12-10 | 超高速トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58100456A JPS58100456A (ja) | 1983-06-15 |
| JPS5946106B2 true JPS5946106B2 (ja) | 1984-11-10 |
Family
ID=16398507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198883A Expired JPS5946106B2 (ja) | 1981-12-10 | 1981-12-10 | 超高速トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946106B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148204U (ja) * | 1988-03-10 | 1988-09-29 | ||
| JPH01170108U (ja) * | 1988-05-19 | 1989-12-01 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248561A (ja) * | 1985-04-25 | 1986-11-05 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 半導体構造体 |
| WO1987000692A1 (en) * | 1985-07-26 | 1987-01-29 | Hitachi, Ltd. | Semiconductor device |
| JPS6233462A (ja) * | 1985-08-07 | 1987-02-13 | Nec Corp | 半導体装置 |
| JPS6233460A (ja) * | 1985-08-07 | 1987-02-13 | Nec Corp | 半導体装置 |
| JPH0656851B2 (ja) * | 1985-08-07 | 1994-07-27 | 日本電気株式会社 | 半導体装置 |
-
1981
- 1981-12-10 JP JP56198883A patent/JPS5946106B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148204U (ja) * | 1988-03-10 | 1988-09-29 | ||
| JPH01170108U (ja) * | 1988-05-19 | 1989-12-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58100456A (ja) | 1983-06-15 |
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