JPS5952335A - 補助記憶装置の制御装置 - Google Patents
補助記憶装置の制御装置Info
- Publication number
- JPS5952335A JPS5952335A JP16220582A JP16220582A JPS5952335A JP S5952335 A JPS5952335 A JP S5952335A JP 16220582 A JP16220582 A JP 16220582A JP 16220582 A JP16220582 A JP 16220582A JP S5952335 A JPS5952335 A JP S5952335A
- Authority
- JP
- Japan
- Prior art keywords
- auxiliary storage
- storage device
- speed input
- storage devices
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の演算制御装置を有する計算機システムの
補助記憶装置を制御する制御装置に関する。
補助記憶装置を制御する制御装置に関する。
従来、複数の演算制御装置を有する計算機システムの補
助記憶装置の制御装置として、第１図に示す様な高速入
出力チャンネルが知られている。
助記憶装置の制御装置として、第１図に示す様な高速入
出力チャンネルが知られている。
即ち、第１図は複数の演算制御装置と複数の補助記憶装
置を有する従来の補助記憶装置の制御装置を示した図で
ある。演算制御装置ＩＡに主記憶装置２人が接続されて
おシ、これ等演算制御装置ＩＡ及び主記憶装置２人がダ
イレクトメモリアクセスパス３Ａに接続されている。こ
のダイレクトメモリアクセスバス３Ａは高速入出力チャ
ンネル４Ａを介して複数の補助記憶装置５．６．−−−
に接続されている。同様に演算制御装置ＩＢと主記憶装
置２Ｂとはダイ１／クトメモリアクセスバス３Ｂに接続
され、このダイレクトメモリアクセスバス３Ｂは高速入
出力チャンネル４Ｂを介して前述の補助記憶装置５．６
．−−一に接続されている。
置を有する従来の補助記憶装置の制御装置を示した図で
ある。演算制御装置ＩＡに主記憶装置２人が接続されて
おシ、これ等演算制御装置ＩＡ及び主記憶装置２人がダ
イレクトメモリアクセスパス３Ａに接続されている。こ
のダイレクトメモリアクセスバス３Ａは高速入出力チャ
ンネル４Ａを介して複数の補助記憶装置５．６．−−−
に接続されている。同様に演算制御装置ＩＢと主記憶装
置２Ｂとはダイ１／クトメモリアクセスバス３Ｂに接続
され、このダイレクトメモリアクセスバス３Ｂは高速入
出力チャンネル４Ｂを介して前述の補助記憶装置５．６
．−−一に接続されている。
高速入出力チャンネル４Ａ又は４Ｂは、演算制御装置Ｉ
Ａ又はＩＢから出力される起動命令によシ主記憶装置２
Ａ又は２Ｂと補助記憶装置５，６゜−ｍ−間のデータ転
送とそれに付随する処理の制御を行っている。
Ａ又はＩＢから出力される起動命令によシ主記憶装置２
Ａ又は２Ｂと補助記憶装置５，６゜−ｍ−間のデータ転
送とそれに付随する処理の制御を行っている。
上記の様な従来の構成や補助記憶装置５，６゜−ｍ−の
制御方法では、補助記憶装置５．６．−ｍ−の台数が大
幅に増えた場合、演算制御装置ＩＡ又はＩＢの制御出来
るノ・−ドウエア処理制限をオーバしてしまうと云う欠
点があシ、補助記憶装置５．６、−−−の接続台数が非
常に限られていた。
制御方法では、補助記憶装置５．６．−ｍ−の台数が大
幅に増えた場合、演算制御装置ＩＡ又はＩＢの制御出来
るノ・−ドウエア処理制限をオーバしてしまうと云う欠
点があシ、補助記憶装置５．６、−−−の接続台数が非
常に限られていた。
又、補助記憶装置５又は６のうちの片方又は両方が故障
した場合、これ等の保守の為に、他の補助記憶装置７．
−ｍ−等が稼動可能であっても計算機装置全体を一旦停
止して故障した補助記憶装置の保守を行わなければなら
ないと云う欠点があシ、システムの稼動率を悪化させて
いた。
した場合、これ等の保守の為に、他の補助記憶装置７．
−ｍ−等が稼動可能であっても計算機装置全体を一旦停
止して故障した補助記憶装置の保守を行わなければなら
ないと云う欠点があシ、システムの稼動率を悪化させて
いた。
本発明の目的は、上記の欠点に鑑み、多数の補助記憶装
置を接続することが出来、且つ計算機システムの稼動率
を向上させることが出来る補助記憶装置の制御装置を提
供することにある。
置を接続することが出来、且つ計算機システムの稼動率
を向上させることが出来る補助記憶装置の制御装置を提
供することにある。
本発明は、演算制御装置及び主記憶装置が接続されてい
るダイレクトメモリアクセスバスに接続される高速入出
力チャンネルと、複数台の補助記憶装置とをバルク切換
装置を介して接続し、このバルク切換装置を制御する高
速入出力バス切換チャンネルの指示に従って、前記バル
ク切換装置は高速入出力チャンネルと特定の補助記憶装
置とを接続して、特定の補助記憶装置と主記憶装置との
間のデータ転送を行う様にしたものである。
るダイレクトメモリアクセスバスに接続される高速入出
力チャンネルと、複数台の補助記憶装置とをバルク切換
装置を介して接続し、このバルク切換装置を制御する高
速入出力バス切換チャンネルの指示に従って、前記バル
ク切換装置は高速入出力チャンネルと特定の補助記憶装
置とを接続して、特定の補助記憶装置と主記憶装置との
間のデータ転送を行う様にしたものである。
以下本発明の一実施例を従来例と同部品は同符号を用い
て図面に従って説明する。
て図面に従って説明する。
第２図は本発明の補助記憶装置の制御装置に係る一実施
例を示した構成図である。演算制御装置ＩＡ、ＩＢと主
記憶装＠２Ａ、２Ｂとがダイレクトメモリアクセスバス
３Ａ、３Ｂに接続され、このダイレクトメモリアクセス
バス３Ａ、３Ｂには高速入出力チャンネル４Ａ、４Ｂが
接続されている。高速入出力チャンネル４Ａ及び高速入
出力チャンネル４Ｂはバルク切換装置１０に接続されて
おシ、このバルク切換装置１０には補助記憶装置５゜６
、−ｍ−が接続されている。そして、高速入出力バス切
換チャンネルＩＩＡ 、 ＩＩＢはダイレクトメモリア
クセスバス３Ａ、３Ｂに接続され、この高速入出力バス
切換チャンネルＩＩＡ及び高速入出力バス切換チャンネ
ルＩＩＢからの出力指令はバルク切換装置１０に入力さ
れる。更にバルク切換装置１０には状態表示パネル１２
が設けられている。
例を示した構成図である。演算制御装置ＩＡ、ＩＢと主
記憶装＠２Ａ、２Ｂとがダイレクトメモリアクセスバス
３Ａ、３Ｂに接続され、このダイレクトメモリアクセス
バス３Ａ、３Ｂには高速入出力チャンネル４Ａ、４Ｂが
接続されている。高速入出力チャンネル４Ａ及び高速入
出力チャンネル４Ｂはバルク切換装置１０に接続されて
おシ、このバルク切換装置１０には補助記憶装置５゜６
、−ｍ−が接続されている。そして、高速入出力バス切
換チャンネルＩＩＡ 、 ＩＩＢはダイレクトメモリア
クセスバス３Ａ、３Ｂに接続され、この高速入出力バス
切換チャンネルＩＩＡ及び高速入出力バス切換チャンネ
ルＩＩＢからの出力指令はバルク切換装置１０に入力さ
れる。更にバルク切換装置１０には状態表示パネル１２
が設けられている。
次に本実施例の動作について説明する。バルク切換装置
１０は高速入出力チャンネル４Ａ又は４Ｂを介して主記
憶装置２人又は２Ｂと補助記憶装置５．６、−−一との
間の高速入出力信号の接続関係を制御するもので、高速
入出力バス切換チャンネルＩＩＡ又はＩＩＢからの切換
信号によシ指定された補助記憶装置との接続を行う。即
ち、ソフトウェアプログラムによシ先ず高速入出力バス
切換チャンネルＩＩＡ 、 ＩＩＢは、補助記憶装置５
．６．−−一のうちの２台以上のアクセスすべき補助記
憶装置の指定を行う。今、高速入出力バス切換チャンネ
ルＩＩＡが、補助記憶装置５．６を指定すると、高速入
出力チャンネル４Ａは自動的に補助記憶装置５とバルク
切換装置１０を介して接続され、演算制御装置ＩＡは高
速入出力チャンネル４Ａを介して補助記憶装置５とアク
セスが可能となる。もし、補助記憶装置５が故障によシ
アクセス出来ない場合は、バルク切換装置１０は次に指
定しである補助記憶装置６と高速入出力チャンネル４Ａ
を接続する。従って演算制御装置ＩＡは補助記憶装置６
にアクセス出来る様になっている。この場合、補助記憶
装置５が故障であるとのステータス表示と、補助記憶装
置６が現在勤作中であるとの表示が、状態表示パネル１
２に表示される。従って、前記ソフトウェアプログラム
では、最初に、２台以上の補助記憶装置の指定を行う様
になっている。又、状態光示パネル１２は、前記の様に
補助記憶装置の異常ステータス及び動作状態を示すと共
に、補助記憶装置の切離しの可否状態を表示する機能を
有している。この切離し可否状態表示は、ある補助記憶
装置が計算機システムと電気的に無接続状態であること
を表示するもので、従って、この表示のある補助記憶装
置はシステムを稼動状態としたまま、所四オンライン保
守を行うことが出来、システムの稼動状態に於いても他
の補助記憶装置や演算制御装置等に影響を与えないで尚
該補助記憶装置の修理及び点検を行うことが出来る。
１０は高速入出力チャンネル４Ａ又は４Ｂを介して主記
憶装置２人又は２Ｂと補助記憶装置５．６、−−一との
間の高速入出力信号の接続関係を制御するもので、高速
入出力バス切換チャンネルＩＩＡ又はＩＩＢからの切換
信号によシ指定された補助記憶装置との接続を行う。即
ち、ソフトウェアプログラムによシ先ず高速入出力バス
切換チャンネルＩＩＡ 、 ＩＩＢは、補助記憶装置５
．６．−−一のうちの２台以上のアクセスすべき補助記
憶装置の指定を行う。今、高速入出力バス切換チャンネ
ルＩＩＡが、補助記憶装置５．６を指定すると、高速入
出力チャンネル４Ａは自動的に補助記憶装置５とバルク
切換装置１０を介して接続され、演算制御装置ＩＡは高
速入出力チャンネル４Ａを介して補助記憶装置５とアク
セスが可能となる。もし、補助記憶装置５が故障によシ
アクセス出来ない場合は、バルク切換装置１０は次に指
定しである補助記憶装置６と高速入出力チャンネル４Ａ
を接続する。従って演算制御装置ＩＡは補助記憶装置６
にアクセス出来る様になっている。この場合、補助記憶
装置５が故障であるとのステータス表示と、補助記憶装
置６が現在勤作中であるとの表示が、状態表示パネル１
２に表示される。従って、前記ソフトウェアプログラム
では、最初に、２台以上の補助記憶装置の指定を行う様
になっている。又、状態光示パネル１２は、前記の様に
補助記憶装置の異常ステータス及び動作状態を示すと共
に、補助記憶装置の切離しの可否状態を表示する機能を
有している。この切離し可否状態表示は、ある補助記憶
装置が計算機システムと電気的に無接続状態であること
を表示するもので、従って、この表示のある補助記憶装
置はシステムを稼動状態としたまま、所四オンライン保
守を行うことが出来、システムの稼動状態に於いても他
の補助記憶装置や演算制御装置等に影響を与えないで尚
該補助記憶装置の修理及び点検を行うことが出来る。
ところで、本実施例の装置では、演算制御装置ＩＡ又は
演算制御装置ＩＢが１台の補助記憶装置の接続指定を行
った場合、同時アクセスを防ぐ為高速入出力チャンネル
４Ａ、４Ｂ自身に優先度を決めるファームウェアが内蔵
されており、演算制御装置ＩＡ、ＩＢの何れかが優先さ
れる様になっている。通常は、上記の様なことが起らな
い様なソフトウェアが組まれている。
演算制御装置ＩＢが１台の補助記憶装置の接続指定を行
った場合、同時アクセスを防ぐ為高速入出力チャンネル
４Ａ、４Ｂ自身に優先度を決めるファームウェアが内蔵
されており、演算制御装置ＩＡ、ＩＢの何れかが優先さ
れる様になっている。通常は、上記の様なことが起らな
い様なソフトウェアが組まれている。
本実施例によれば、補助記憶装置５，６．＋＋−の接続
台数が演算制御装置ＩＡ（又はＩＢ）のハードウェア機
能（負荷レベルでのアクセス機能）をオーバしても、演
算制御装置の負担を少々＜シて、システムの拡張が行な
える。又、状態表示パネル１２によシ、故障を起した補
助記憶装置等がオペレータに表示でき、保守が容易に実
施できる。
台数が演算制御装置ＩＡ（又はＩＢ）のハードウェア機
能（負荷レベルでのアクセス機能）をオーバしても、演
算制御装置の負担を少々＜シて、システムの拡張が行な
える。又、状態表示パネル１２によシ、故障を起した補
助記憶装置等がオペレータに表示でき、保守が容易に実
施できる。
第１図は従来の計算機システムの補助記憶装置の制御構
成を示した説明図、第２図は本発明の計算機の補助記憶
装置の制御装置の一実施例を示した説明図である。 ＩＡ、ＩＢ・・・演算制御装置 ２Ａ、２Ｂ・・・主記憶装置 ３Ａ、３Ｂ・・・ダイレクトメモリアクセスバス４Ａ、
４Ｂ・・・高速入出力チャンネル５．６・・・補助記憶
装置 １０・・・バルク切換装置 １１Ａ 、 ＩＩＢ・・・高速入出力バス切換チャンネ
ル１２・・・状態表示パネル 代理人 弁理士 則 近 憲 佑（ほか１名）
成を示した説明図、第２図は本発明の計算機の補助記憶
装置の制御装置の一実施例を示した説明図である。 ＩＡ、ＩＢ・・・演算制御装置 ２Ａ、２Ｂ・・・主記憶装置 ３Ａ、３Ｂ・・・ダイレクトメモリアクセスバス４Ａ、
４Ｂ・・・高速入出力チャンネル５．６・・・補助記憶
装置 １０・・・バルク切換装置 １１Ａ 、 ＩＩＢ・・・高速入出力バス切換チャンネ
ル１２・・・状態表示パネル 代理人 弁理士 則 近 憲 佑（ほか１名）
Claims (2)
- （１） 複数台の演算制御装置と、これら演算制御装
置に対応する複数台の主記憶装置と、これら主記憶装置
との間でデータの転送を行なう複数台の補助記憶装置と
を有する計算機システムにおいて、上記各演算制御装置
のダイレフトメそリアクセスバスに接続され、上記対応
する主記憶装置と上記補助記憶装置との間のデータ転送
とこれに付随する処理とを制御する複数台の高速入出力
チャンネルと、上記高速入出力チャンネルと上記複数台
の補助記憶装置との間に接続され、指定された上記補助
記憶装置と上記高速入出力チャンネルとを接続するバル
ク切換装置と、上記ダイレクトメモリアクセスバスに接
続され、上記バルク切換装置に上記複数の補助記憶装置
の切換指定する高速入出力パス切換チャンネルとを具備
することを特徴とする補助記憶装置の制御装置。 - （２） −１記バルク切換装置に上記補助記憶装置の
切換状態、異常ステータス及び切離し可否状態を表示す
る状態表示パネルを設けたことを特徴とする特許請求の
範囲第１項記載の補助記憶装置の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16220582A JPS5952335A (ja) | 1982-09-20 | 1982-09-20 | 補助記憶装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16220582A JPS5952335A (ja) | 1982-09-20 | 1982-09-20 | 補助記憶装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952335A true JPS5952335A (ja) | 1984-03-26 |
Family
ID=15749966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16220582A Pending JPS5952335A (ja) | 1982-09-20 | 1982-09-20 | 補助記憶装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952335A (ja) |
-
1982
- 1982-09-20 JP JP16220582A patent/JPS5952335A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| JP2993337B2 (ja) | ２重系のバスコントロ−ル方法 | |
| JPH0264845A (ja) | 主制御部多重化電子計算機 | |
| JPH02242293A (ja) | プラント監視制御装置 | |
| JPH0268606A (ja) | Ｃｎｃの診断方式 | |
| JPS6113627B2 (ja) | ||
| JPS5839307A (ja) | プログラマブル・コントロ−ラ | |
| JPS5960604A (ja) | パネルレス計装システムのバツクアツプ方式 | |
| JPS62138942A (ja) | 情報処理装置 | |
| JP2000172332A (ja) | プラント監視装置及びプラント監視システム | |
| JPS5854470A (ja) | 多重系電子計算機システム構成制御方式 | |
| JPS59123056A (ja) | 冗長機能自動切替システム | |
| JPS63167901A (ja) | 分散階層制御方式 | |
| JPH0378791A (ja) | 図形表示システム | |
| JPH02183801A (ja) | 発電プラント制御装置 | |
| JPH0420218B2 (ja) | ||
| JPH07319503A (ja) | 二重化制御システム | |
| JPS6123266A (ja) | 二重化端末制御装置 | |
| JPS6362780B2 (ja) | ||
| JPS5822469A (ja) | 中央監視制御装置 | |
| JPH0289781A (ja) | エレベータの制御装置 | |
| JPS61224757A (ja) | 通信制御装置切換制御方式 | |
| JPS58112105A (ja) | ワンマン監視操作方式 | |
| JPS6356720A (ja) | デイスク制御装置 | |
| JPH01211040A (ja) | インタフェース診断方式 |