JPS5961940A - 半導体チツプのボンデイング方法 - Google Patents
半導体チツプのボンデイング方法Info
- Publication number
- JPS5961940A JPS5961940A JP57173606A JP17360682A JPS5961940A JP S5961940 A JPS5961940 A JP S5961940A JP 57173606 A JP57173606 A JP 57173606A JP 17360682 A JP17360682 A JP 17360682A JP S5961940 A JPS5961940 A JP S5961940A
- Authority
- JP
- Japan
- Prior art keywords
- bonding
- substrate
- bump
- lead frame
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の関連する技術分野
この発明は、ＬＳＩ（大規模集積回ｉ＋！８）等の半導
体チップと、リードフレーム丑たは基板とのボンティン
グ方法に関する。
体チップと、リードフレーム丑たは基板とのボンティン
グ方法に関する。
（１））従来技術とその欠点
従来、半導体チップとリードフレーム捷たは基板との接
合は、基板、リードフレームのいずれか寸たは半導体チ
ップにバンプ部を形成し、このバング部を加熱溶融させ
て行っている。例えば第１図に倒すように、半３１７体
チップ１」二にＡ Ｉ？ ＋ Ｃｒ 。
合は、基板、リードフレームのいずれか寸たは半導体チ
ップにバンプ部を形成し、このバング部を加熱溶融させ
て行っている。例えば第１図に倒すように、半３１７体
チップ１」二にＡ Ｉ？ ＋ Ｃｒ 。
Ｃｕｉこの順に真空蒸着によって積層し、最後にＡｕの
メッキ’１ｘＵ（Ｊｂしてバンブ電極２を形成する。
メッキ’１ｘＵ（Ｊｂしてバンブ電極２を形成する。
これを第２図笑（ａ） 、 （＋））に示すようにＳｎ
メッキを施したリードフレーム３あるいは基板４の非電
部と接触させ、バンブ電極２を２７０°Ｃ程度加熱する
。この加熱によってバンブ電極２は、リードフレーム３
あるいはノｊ（板４の金属と合金全形成し、両者の接合
を行う。第２図（ａ）はエポキシ樹脂等でモールドして
単一のＬＳＩバンケノジとするときに用いられる所謂イ
ンナーリードボンディング方法、 （＋））図は電卓９
時計、カメラ等の実装用のハイブリットＩＣに用いられ
るクリップデツプボンディング法全示している。
メッキを施したリードフレーム３あるいは基板４の非電
部と接触させ、バンブ電極２を２７０°Ｃ程度加熱する
。この加熱によってバンブ電極２は、リードフレーム３
あるいはノｊ（板４の金属と合金全形成し、両者の接合
を行う。第２図（ａ）はエポキシ樹脂等でモールドして
単一のＬＳＩバンケノジとするときに用いられる所謂イ
ンナーリードボンディング方法、 （＋））図は電卓９
時計、カメラ等の実装用のハイブリットＩＣに用いられ
るクリップデツプボンディング法全示している。
しかしながらこれらのボンティング方ｌ去は、ＬＳｉあ
るいはハイブリッドＩＣｆｆ１電Ｊｉ、 ｉ＜１≦品と
して実装する段階において、バンブ電極２を流出さぜた
シ・・ノブ電極内に絶縁性の生成物を形成きせる不都合
があった。この原因は、１）１」述のようにバッフ市（
・；Ｊ４２を形成するときに２７０ ’Ｃ程度の加熱を
行って合金化させるが、実装段［活での半田イ９による
１１□１１度かその７ｉｉ１ｉ度全」−１わるｒｊＪ能
性があるからである。さらにこのことは、実装後におい
ても累ｒの１制−Ｊ＼性をバンブ電極の合金層の融点り
、下にするＣとを意味し、使用中における熱的安定性が
悪いという欠点かあった。
るいはハイブリッドＩＣｆｆ１電Ｊｉ、 ｉ＜１≦品と
して実装する段階において、バンブ電極２を流出さぜた
シ・・ノブ電極内に絶縁性の生成物を形成きせる不都合
があった。この原因は、１）１」述のようにバッフ市（
・；Ｊ４２を形成するときに２７０ ’Ｃ程度の加熱を
行って合金化させるが、実装段［活での半田イ９による
１１□１１度かその７ｉｉ１ｉ度全」−１わるｒｊＪ能
性があるからである。さらにこのことは、実装後におい
ても累ｒの１制−Ｊ＼性をバンブ電極の合金層の融点り
、下にするＣとを意味し、使用中における熱的安定性が
悪いという欠点かあった。
捷た従来のポジティング法として、さらに導電性］娼肘
接着法と１１ｆはねる方法もある。これは、半ノｊ’、
’［体ヂンブにメンキや真空蒸着でＮｉ、Ａｕ等の７タ
ライズｋｌｊ亀しておき、主としてＡ！／ ＋ Ａｕ等
の微粉末を含むη￥電性エボギシ枝１脂で導体バク−７
に接層させる方法である。
接着法と１１ｆはねる方法もある。これは、半ノｊ’、
’［体ヂンブにメンキや真空蒸着でＮｉ、Ａｕ等の７タ
ライズｋｌｊ亀しておき、主としてＡ！／ ＋ Ａｕ等
の微粉末を含むη￥電性エボギシ枝１脂で導体バク−７
に接層させる方法である。
１〜かしながらこの方法は、エポキシ（黄胴の画然１４
１が１５０″Ｃ程度と低いため前述の方法に比へて１ｌ
１１．ｌ熱矧の点てより一層間倣カ゛あり、その土エボ
ギシ（聞１脂はエツチングが困９■１であるため量産を
行う場合の迎合性Ｖこ欠ける欠点があった。
１が１５０″Ｃ程度と低いため前述の方法に比へて１ｌ
１１．ｌ熱矧の点てより一層間倣カ゛あり、その土エボ
ギシ（聞１脂はエツチングが困９■１であるため量産を
行う場合の迎合性Ｖこ欠ける欠点があった。
（ｃ） 発明の目的
この発明は」二記の欠点に釦１．みなさノ１．たもので
、十分な量産性があって、且つ半導体デツプとリードフ
レームまたは基板１？４−．１の接合８１≦の耐熱性を
向上させた半導体チップのボンティジグ方法全提供する
ことを目的とする。
、十分な量産性があって、且つ半導体デツプとリードフ
レームまたは基板１？４−．１の接合８１≦の耐熱性を
向上させた半導体チップのボンティジグ方法全提供する
ことを目的とする。
（ｃｌ） 発明の構成
この発明全要約すれば、非電性粉体を分散したポリイミ
ド系樹脂を塗布、−次加熱、エッヂング処理して所望パ
ターンの非電性樹脂バンプ部全形成し、クィシングした
半導体デツプとリードフレーム寸たは基板間のバンプ部
を二次加熱することによって接合することを特徴とする
。
ド系樹脂を塗布、−次加熱、エッヂング処理して所望パ
ターンの非電性樹脂バンプ部全形成し、クィシングした
半導体デツプとリードフレーム寸たは基板間のバンプ部
を二次加熱することによって接合することを特徴とする
。
（ｅ） 実施例の説明
甘ず第３図を参照して、ホトエツチング法によりバンプ
部を形成する方法について説明する。同図（ａ）におい
て、回路をパターン形成した半導体フェノ利ｌ」二にＡ
ｙ粉体全分赦したポリイミド溶液をスピンナ、ロール印
１１１す等で塗布し、仔ＩＩ指コー１、（樹１指ｌＵ２
膜部）２２を形成する。次にポリイミドどｒ、（１／／
、かＬ−）なる値１脂−７−１・２２ ’Ｋ ｌ ２０
−Ｃ程度Ｖこ一次加：ｐ（ｔ、で、ポリイミド溶ｔ（ｋ
の溶１１１１百〜蒸発させ（ろ１脂のある４′、ｊ度の
イミド化ケ行い半硬化状態にする。
部を形成する方法について説明する。同図（ａ）におい
て、回路をパターン形成した半導体フェノ利ｌ」二にＡ
ｙ粉体全分赦したポリイミド溶液をスピンナ、ロール印
１１１す等で塗布し、仔ＩＩ指コー１、（樹１指ｌＵ２
膜部）２２を形成する。次にポリイミドどｒ、（１／／
、かＬ−）なる値１脂−７−１・２２ ’Ｋ ｌ ２０
−Ｃ程度Ｖこ一次加：ｐ（ｔ、で、ポリイミド溶ｔ（ｋ
の溶１１１１百〜蒸発させ（ろ１脂のある４′、ｊ度の
イミド化ケ行い半硬化状態にする。
そして、（１））１１２１のようＶｔＣバッグ部となる
べき部分りこ而・ｌ’ ｌ”１４；”ｌ生のホトレシス
ｌ−５ケスクリーンＩＥＩＪ ｊｉｌｌ ’９ Ｋよっ
て力／／ Ｊ戊する。これをエチレンジアミンとヒドラ
ジノからなるコーソヂャノト−または他の公知のエン−
１−ヤシ１−でエッヂシフ処理を行うと、（Ｃ）図にボ
すようにボトレンスト５の形成されていない部分の樹脂
コート２２（ポリイミド層）は除去される。
べき部分りこ而・ｌ’ ｌ”１４；”ｌ生のホトレシス
ｌ−５ケスクリーンＩＥＩＪ ｊｉｌｌ ’９ Ｋよっ
て力／／ Ｊ戊する。これをエチレンジアミンとヒドラ
ジノからなるコーソヂャノト−または他の公知のエン−
１−ヤシ１−でエッヂシフ処理を行うと、（Ｃ）図にボ
すようにボトレンスト５の形成されていない部分の樹脂
コート２２（ポリイミド層）は除去される。
イノ（いてポトレシスト５を除去すると、（ｄ）図のよ
うに牢ｊｉ’、Ｆ体ウェハ１１」二には所望部のみに樹
脂コート２２か残やる。この半３ぴ体りエハ１１全クィ
シノグを？ｉつて多数に分割すると、１個の半ｊ（γ体
チノノｌはＩス１（ｅ）のようになり、残った（ｋ１脂
コート２２はバッフ１η／Ｊ２となる。
うに牢ｊｉ’、Ｆ体ウェハ１１」二には所望部のみに樹
脂コート２２か残やる。この半３ぴ体りエハ１１全クィ
シノグを？ｉつて多数に分割すると、１個の半ｊ（γ体
チノノｌはＩス１（ｅ）のようになり、残った（ｋ１脂
コート２２はバッフ１η／Ｊ２となる。
次ＶＣ、ｌ記のホトエソヂング法とは別の方θ、である
スクリーン印１＋ｉｌｌ ｔｊＨによるバッグ＋Ｘ１５
形成方／１：について説明する。この方法は、最初に上
記のポトエンーｆシク法と同（二］、に回！ｌＶ５ ｋ
パターン形１戊した半導体クエか１１土に、スクリーン
又はメタルマスクを所望部に施して第４図のよう６でＡ
ｙ粉体全分１１文したポリイミド溶液の（１１１指コー
！・２２を的接印柚Ｊする。そしてホトエツチングθこ
のときと同じように（☆１脂コート２２を加熱して督剤
を蒸発きぜ半硬化状叱にする。次に半導体クエハ１１を
グイシングして多数個の半導体デツプ１を形成する。
スクリーン印１＋ｉｌｌ ｔｊＨによるバッグ＋Ｘ１５
形成方／１：について説明する。この方法は、最初に上
記のポトエンーｆシク法と同（二］、に回！ｌＶ５ ｋ
パターン形１戊した半導体クエか１１土に、スクリーン
又はメタルマスクを所望部に施して第４図のよう６でＡ
ｙ粉体全分１１文したポリイミド溶液の（１１１指コー
！・２２を的接印柚Ｊする。そしてホトエツチングθこ
のときと同じように（☆１脂コート２２を加熱して督剤
を蒸発きぜ半硬化状叱にする。次に半導体クエハ１１を
グイシングして多数個の半導体デツプ１を形成する。
ここでこの実施例に用いた専電性粉体を分散したポリイ
ミド系樹脂について説明する。
ミド系樹脂について説明する。
樹脂としては、ポリアミド酸のジメヂルアセ！・アミド
（ＤＭＡＣ）やＮ−メチル−２−ピロリドン（ＮＭＰ）
、ジメヂルボルムアミド（Ｄ Ｍ Ｆ ）等の溶液を用
いる。この溶液にＡｙの微粉体を山柘比で４０％混入し
、溶液にノ（Ｖ電性を４−４Ｊ／と−し−る。
（ＤＭＡＣ）やＮ−メチル−２−ピロリドン（ＮＭＰ）
、ジメヂルボルムアミド（Ｄ Ｍ Ｆ ）等の溶液を用
いる。この溶液にＡｙの微粉体を山柘比で４０％混入し
、溶液にノ（Ｖ電性を４−４Ｊ／と−し−る。
以」−の溶液を１２０°Ｃ程度加熱すると、溶′液中の
溶剤が蒸発し、樹脂中の一部に訃いてポリアミド酸のイ
ミド化か起こる。これ奮♀渦に仄すと樹脂は半硬化状１
島となり粘石性はなくなる。このときは樹脂の反応はほ
とんど停！」二しており、取り扱いかきわめて簡単、で
ある。ｆなわち室扁雰囲気中では反応の進行が極めて遅
く、長時間の保管にはｉ公印えることが可能である。し
たがってこの半硬化の状態で第３図４ｂ）〜（ｅ）の各
工程、または第４図の工程を実行することになる。反応
進行の停止したこの半硬化樹脂は、さらに加熱すること
によって反応を進行させて粘着性を取り戻すことが出来
る。後述のように、この加熱による粘着性によって、バ
ンプ部２を介してのデツプと基板寸たはリードフレーム
間の接合を行うことが出来るようになる。
溶剤が蒸発し、樹脂中の一部に訃いてポリアミド酸のイ
ミド化か起こる。これ奮♀渦に仄すと樹脂は半硬化状１
島となり粘石性はなくなる。このときは樹脂の反応はほ
とんど停！」二しており、取り扱いかきわめて簡単、で
ある。ｆなわち室扁雰囲気中では反応の進行が極めて遅
く、長時間の保管にはｉ公印えることが可能である。し
たがってこの半硬化の状態で第３図４ｂ）〜（ｅ）の各
工程、または第４図の工程を実行することになる。反応
進行の停止したこの半硬化樹脂は、さらに加熱すること
によって反応を進行させて粘着性を取り戻すことが出来
る。後述のように、この加熱による粘着性によって、バ
ンプ部２を介してのデツプと基板寸たはリードフレーム
間の接合を行うことが出来るようになる。
なお、イミド化して樹脂となる溶液は、上述したものに
限らず、一般的にポリイミド系枝１脂に分類されるもの
全てであシ、これらは上記と同様の工程によって使用す
ることが出来る。そして・導電性微粉体もＡｙに限らず
Ａｕであってもよい。
限らず、一般的にポリイミド系枝１脂に分類されるもの
全てであシ、これらは上記と同様の工程によって使用す
ることが出来る。そして・導電性微粉体もＡｙに限らず
Ａｕであってもよい。
次に」二記のバンプ部２を二次加熱して、半導体チップ
１と、リードフレーム３甘たは基板４とを接合する方法
について述べる゛・。
１と、リードフレーム３甘たは基板４とを接合する方法
について述べる゛・。
第５図は、インナーリードボンディング法による半導体
デツプ１とリードフレーム３との接合作業状態を示す図
である。接合は半導体チップ１」二のバンプ部２に、接
合しようとするリードフレーム３を載せ、そこへ２５０
°Ｃ程度に加熱したヒータチップ６によって若干加圧す
ることにより行う。
デツプ１とリードフレーム３との接合作業状態を示す図
である。接合は半導体チップ１」二のバンプ部２に、接
合しようとするリードフレーム３を載せ、そこへ２５０
°Ｃ程度に加熱したヒータチップ６によって若干加圧す
ることにより行う。
この接合に要する時開は数秒である。
第６図は、クリップチップボンティング法による半導体
チップ１と基板４との接合作業の状態を示す図である。
チップ１と基板４との接合作業の状態を示す図である。
図示しないマイコン制御のマニュピユレータによって作
動するダイコレンドアで半導体デツプ１を吸引口８の負
圧にしって保持し、同図のように基板４の所望部に載置
する。それを矢印で示すように基板４の下から２５０°
Ｃ程度に加熱して、バンプ部２を基板４の」二に硬化さ
せる。
動するダイコレンドアで半導体デツプ１を吸引口８の負
圧にしって保持し、同図のように基板４の所望部に載置
する。それを矢印で示すように基板４の下から２５０°
Ｃ程度に加熱して、バンプ部２を基板４の」二に硬化さ
せる。
以上のように、半硬化状組にあるバンプ部２を２５０℃
程度に二次加熱すればｔｔｒｊ脂は再び反応を開始シて
、チップ、リードフレーム間またはチップ、基板間の接
着接合を行う。なお、ヒータチップ６−１：たはダイコ
レット７で若干の加圧を行うのは接着接合を十分に行う
ためである。
程度に二次加熱すればｔｔｒｊ脂は再び反応を開始シて
、チップ、リードフレーム間またはチップ、基板間の接
着接合を行う。なお、ヒータチップ６−１：たはダイコ
レット７で若干の加圧を行うのは接着接合を十分に行う
ためである。
以上は半３Ｈｐ体チップ１にバンプ部２を形成した場合
の接合処理を述へたが、次に基板４にペテスタルと呼ば
れるバンプ部２を形成して、半導体デツプ、基板間を接
合する場合を述へる。第７図は基板４側に上述したと同
様の方法によってペテスタルと呼ばれるバンプ部２を形
成し、接合部にＡｌの電極全形成した半導体チップｌを
接合する時の状態ヲ示す図である。接合方法は上記２例
と殆んど同様であυ、バンプ部が基板」二に形成されて
贋る点で相違しているに過きない。したがって、／Ｍ’
の電極部を矢印のように移動してバンプ部２に載置して
若干の加圧を行い、さらにバンプ部２を２５０°Ｃ程度
加熱して接合を行うことが出来る・以」二説明したよう
に、この発明の実施例のバンプ部は、２５０ ’Ｃ程度
の加熱で（望捷しくはさらに若干の加圧をすることによ
って）数すλでζ合処理が行える。そして一度接合する
と、熱的な安定性は極めて良好である。製品となったと
きに半田何等の加熱処理で再び２５０℃以」二になって
も、その熱はさらに接合作用を進行させるだけで安定性
を史に増長させるだけである。この結果、最終的に、は
このバンプ部２の１ｌｌｉＪ熱九度は４００°Ｃ以上と
なり、優れた量産性を確保した−１−１熱的安定性全非
常に置くすることが出来る。
の接合処理を述へたが、次に基板４にペテスタルと呼ば
れるバンプ部２を形成して、半導体デツプ、基板間を接
合する場合を述へる。第７図は基板４側に上述したと同
様の方法によってペテスタルと呼ばれるバンプ部２を形
成し、接合部にＡｌの電極全形成した半導体チップｌを
接合する時の状態ヲ示す図である。接合方法は上記２例
と殆んど同様であυ、バンプ部が基板」二に形成されて
贋る点で相違しているに過きない。したがって、／Ｍ’
の電極部を矢印のように移動してバンプ部２に載置して
若干の加圧を行い、さらにバンプ部２を２５０°Ｃ程度
加熱して接合を行うことが出来る・以」二説明したよう
に、この発明の実施例のバンプ部は、２５０ ’Ｃ程度
の加熱で（望捷しくはさらに若干の加圧をすることによ
って）数すλでζ合処理が行える。そして一度接合する
と、熱的な安定性は極めて良好である。製品となったと
きに半田何等の加熱処理で再び２５０℃以」二になって
も、その熱はさらに接合作用を進行させるだけで安定性
を史に増長させるだけである。この結果、最終的に、は
このバンプ部２の１ｌｌｉＪ熱九度は４００°Ｃ以上と
なり、優れた量産性を確保した−１−１熱的安定性全非
常に置くすることが出来る。
（ｆ） 発明の効果
以上のようにこの発明の半導体チップのボンティング方
法によれは、ポリイミド系樹脂の１ｌｉｉＪ熱性が非常
に高いため、接合部のバンプ電極の耐熱性が向上する。
法によれは、ポリイミド系樹脂の１ｌｉｉＪ熱性が非常
に高いため、接合部のバンプ電極の耐熱性が向上する。
この結果、素子完成品の半切付等の加熱処理が容易にな
り、電子回路等への実装作業が大幅に簡略化されるとと
もに、素子完成品自体の寿命が延びる効果がある。さら
に、−次加ギ〆〜に乞 よって反応性畔確保した１寸半硬化状態となるポリイミ
ド系樹脂を使用するため、その半硬化状庸の段階でエツ
チングを完全に行うことが出来る。
り、電子回路等への実装作業が大幅に簡略化されるとと
もに、素子完成品自体の寿命が延びる効果がある。さら
に、−次加ギ〆〜に乞 よって反応性畔確保した１寸半硬化状態となるポリイミ
ド系樹脂を使用するため、その半硬化状庸の段階でエツ
チングを完全に行うことが出来る。
し足がってクエかの段階でエツチングを行うことが出来
、量産性が非常に良くなる利点がある。
、量産性が非常に良くなる利点がある。
第１図は従来のバンプ電極の断面図、第２図は従来のバ
ンプ電極の接合状ｆｌｕ示す図、第３図はホトエツチン
グ法によυノくンプ電極を形成する工Ｊｊｉ ｔ ＩＩ
ＩＩ′Ｊ ＶｒＣ示すＩＸＩ、第４図はスクリーン印１
＋ｉｌＪ法によりパシゾ電極を形成する方法を説明する
図、第５区はインナーリードボンディング法で半導体グ
ーツノ、リードフレーム聞を接合する状態を示す図、第
６図はフリンプチンプボンティング法で半導体チップ基
板間全接合する状席全示す図、第７図は基板にペデスタ
ルを形成したときのフリップヂッゾボンテイング法で半
ノ１７体チンプ、基扱開を接合する状席ヲ示す図である
。 １・・半導体チップ、 ２゛バンプ（バンプ電極、ペデスタル）、３・°リード
フレーム、 ４ ・（舅脂、１１・半導体クエハ、
２２・樹脂コート。 出 願 人 シャープ株式会社 代理人 弁理士 小 森 久 夫 第１図 第５図 第６ ｆ、、？＋；、Ｈｉ、
７図 第３図 第４１／ＣＩ
ンプ電極の接合状ｆｌｕ示す図、第３図はホトエツチン
グ法によυノくンプ電極を形成する工Ｊｊｉ ｔ ＩＩ
ＩＩ′Ｊ ＶｒＣ示すＩＸＩ、第４図はスクリーン印１
＋ｉｌＪ法によりパシゾ電極を形成する方法を説明する
図、第５区はインナーリードボンディング法で半導体グ
ーツノ、リードフレーム聞を接合する状態を示す図、第
６図はフリンプチンプボンティング法で半導体チップ基
板間全接合する状席全示す図、第７図は基板にペデスタ
ルを形成したときのフリップヂッゾボンテイング法で半
ノ１７体チンプ、基扱開を接合する状席ヲ示す図である
。 １・・半導体チップ、 ２゛バンプ（バンプ電極、ペデスタル）、３・°リード
フレーム、 ４ ・（舅脂、１１・半導体クエハ、
２２・樹脂コート。 出 願 人 シャープ株式会社 代理人 弁理士 小 森 久 夫 第１図 第５図 第６ ｆ、、？＋；、Ｈｉ、
７図 第３図 第４１／ＣＩ
Claims (1)
- （１） ３ｒｐ市性粉体を分散し溶済を混入したポリ
イミド系＋−ｆｆ＋脂を基板、リードフレームのいずれ
か、寸たは半導体クエか上に塗布するとともに一次加熱
して半硬化状態の（′ｒ！脂薄膜薄膜部成し、さらＶこ
エツチングにより所望バターシの導電性］角脂バシブ部
を形成し、次いでダイシングした半導体チップとリード
フレーム寸たは基板間を前記パップ部を二次力１清νし
て接合することを特徴とする半導体チップのボンディン
グ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57173606A JPS5961940A (ja) | 1982-09-30 | 1982-09-30 | 半導体チツプのボンデイング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57173606A JPS5961940A (ja) | 1982-09-30 | 1982-09-30 | 半導体チツプのボンデイング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961940A true JPS5961940A (ja) | 1984-04-09 |
Family
ID=15963719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57173606A Pending JPS5961940A (ja) | 1982-09-30 | 1982-09-30 | 半導体チツプのボンデイング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961940A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104142A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置 |
| EP0244643A3 (en) * | 1986-05-08 | 1988-09-28 | Hewlett-Packard Company | Process for manufacturing thermal ink jet printheads and structures produced thereby |
| JPH0319251A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electric Ind Co Ltd | 半導体装置の実装方法 |
| EP0758146A3 (en) * | 1995-08-07 | 1999-08-04 | Mitsubishi Denki Kabushiki Kaisha | Flip chip semiconductor device |
-
1982
- 1982-09-30 JP JP57173606A patent/JPS5961940A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104142A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置 |
| EP0244643A3 (en) * | 1986-05-08 | 1988-09-28 | Hewlett-Packard Company | Process for manufacturing thermal ink jet printheads and structures produced thereby |
| JPH0319251A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electric Ind Co Ltd | 半導体装置の実装方法 |
| EP0758146A3 (en) * | 1995-08-07 | 1999-08-04 | Mitsubishi Denki Kabushiki Kaisha | Flip chip semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6219911B1 (en) | Flip chip mounting technique | |
| US7078820B2 (en) | Semiconductor apparatus and process of production thereof | |
| JPH02246335A (ja) | テープ組立体をボンドさせた半導体装置及びその製造方法 | |
| WO1997018584A1 (en) | Method for forming bump of semiconductor device | |
| JP2004119727A (ja) | 回路装置の製造方法 | |
| JPS5961940A (ja) | 半導体チツプのボンデイング方法 | |
| JP2004119730A (ja) | 回路装置の製造方法 | |
| JPH0198237A (ja) | 半導体装置の実装方法 | |
| CN114927495B (zh) | 一种封装方法、封装结构及电子设备 | |
| JP2002124527A (ja) | チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法 | |
| TWI425580B (zh) | 製造半導體晶片封裝模組之方法 | |
| JPH02276249A (ja) | 半導体回路バンプの製造方法 | |
| CN119040827B (zh) | 一种用于表面键合的金属薄层结构及制备方法 | |
| JPH0252436A (ja) | ハンダバンプ製造方法 | |
| JPS59148352A (ja) | 半導体装置の電極形成方法 | |
| JP3483238B2 (ja) | フィルムキャリアおよびこれを用いたフィルムキャリアデバイス | |
| JPS62112356A (ja) | リ−ドフレ−ム | |
| JPH01205551A (ja) | はんだバンプ電極形成方法 | |
| JP3021508B2 (ja) | 導電突起の形成方法 | |
| TW487998B (en) | Formation method of electrical bump I/O pad | |
| JPH0510365Y2 (ja) | ||
| EP0696055A2 (en) | Electronic assemblies and methods of treatment | |
| JPH0366130A (ja) | バンプ形成方法 | |
| JPH0265147A (ja) | Ｉｃチップ実装方法 | |
| JPH03222334A (ja) | はんだバンプ構造 |