JPS5962966A - Ｃｐｕ間のデ−タ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、複数のＣＩ）　［Ｊを具（＋１ｉ＋　シだ
制御装置におけるＣ　Ｐ　ｊＪ間のテーク転送回路の改
良に関するものである。

複数のＣ１１Ｕを具備した制御装置として例え超、多関
節ロホソトの制御装置かある。多関節ロボットの制御装
置゛においては例えに１、ｉ）旧１１１多関節ロボｙｌ
・の被制徊１体か移動するへきイ☆置間の補［ＩＹ躇１
勢、この補間訓算のだめの前処用１７１や、直角座（票
系の缶１バテータを多関節系の位置−７−クに変換する
＋ｒｉζ標変換、多関節系の位置データの補間ａＩｎな
と多くの８目つ作業か行わ〕するのであるか、このよう
な制ｔ１１装置にＣＩ）　ｔＪずなわイっマイク［Ｊブ
ロセンザを使用する場合、ＣＩ’ｔＪを１個ｆす２川し
２だのてｄ、制御に必要とされる時間内に−Σ−一夕を
処理できない１易合があり、このだめ一つの制御−シ装
置に複数のＣＩ）Ｕを使用し、それぞれテーク処理を分
」［１して１１わぜることか必要になる。このような１
合、それらのＣＩ）　Ｕ間のテーク転送か必’７Ｍ　Ｋ
なる。

そして、当初、−ツ（７）　ＣＰ　ＩＪか他（７）　Ｃ
Ｉ’　ｊＪ　Ｋ　７クセス（７、その内部メモリすなわ
ちレジスタ部からデータを取り込むことが行わＪｌだが
、一つのＣＩ）　［Ｊがデータ取込みを要求しても、他
のＣＩ）　ｊＪがこれに応じなければ、他のＣＩ）　Ｕ
が応じるようになるまで待つことが必要であり、待時間
を必要表するこ″とが多く、非能率であ、た。

そこで、一つおよび他のＣＩ）　ＬＪが、独立した一つ
のメモリを共用できるように接続しておき、いずれか−
・方のＣＰ　ＬＪの処理したデータをこのメモリにｙ）
き込んだ後、いずれか他方のＣ１１ＩＩから取り込める
ようにしたデータ転送回路も使用されているが、いず７
１か一方のＣＩ）　［Ｊがそのメモリにアクセスしてい
るとき、いず１１か他方のＣＰＵがアクセスしようとし
ても、先の−・方のＣＩ）　ｔＪによるアクセスが終る
まで待たされることになり、やはり待時間を必要とする
ことかあ、た。ま／ζ、メモリとしてＦＩＦＯ方式を使
用した場合、例えば必要とするデータを格納した番地だ
けからデータを読み出すのでなく、書き込んだ順にすべ
てのデータを読み出し、その中から必要なデータだけを
取り込むととになるので、待時間か顕著になることがあ
った。

この発明は、複数のＣＩ）　ＩＩ間のデータ転送回路に
関する前述のような点に／１目して行われたものであり
、二つのＣＰＵ間のデータ転送を待時間を少なく行える
ようにしたデータ転送回路を快供することを目的とする
。

この発明は、二つの’ｃ　ｐ　ＬＪのそれぞれに一つの
メモリを対応させ、それぞ１１のメモリの状態を判別さ
せてｉｌ制御信号を発生し、この制御ｌｌ　（にけによ
り切替回路を制御して７つのＣＰ　Ｕとそれぞれに対応
するメモリ相互間を接続できるようにデータ転送回路を
構成しんことを特徴とする。

以下、この発明の実施例について図面を参照して説明す
る。

第１図にこの実施例のプロ・ンク図を示す。＠１図にお
いて、 １は第１のＣＩ’ＬＪ、２は第２のＣＰ　ｊ、Ｊであり
、図示しないＲＡ　ＭとＲＯＭと共にこのデータ転送回
路を制御するプロゲラｌ、を実行する。

３は第１のスイッチであり、人力（ｔｉｌｌは第１の（
二Ｊ’　ｊＪ　ｉと接続され、出力（ｔｌ、ｌは第１の
メモリ８と接続される。制御信月が１のとき導通ずる。

４は第２のスイッチであり、入力Ｇ１１ｌは第２のＣＩ
）　ｊＪ　２と接続され、出力側は第１のメモリ８と接
続される。制御信号が０のとき導通する。

５は第３のスイッチであり、入力端ｄ、第２のＣｐ　ｔ
＋　２と接続され、１１３力（１１１１ｉ、Ｊ：第２の
メモリ９と接続さ１１る。ｉ制御信号が１のとき導通ず
る。

６は第４のスイッチであり、人力（ｔｉｌＩ　Ｎ第１の
ＣＩ’　（、Ｔ　ｉと接続され、１１１力佃１は第２の
メモリ９と接続さｉ７る。制御信号が０のとき導通する
。

７に；１切替回路であり、この実施例では第１のスイッ
チ３・〜第４のスイッチ６から成りＳ′ｆっている。

８Ｌ［第１のメモリであり、第１のスイッチ３を介し、
て第１のＣＰ　Ｕｉと接続され、第２のスイッチ４を介
して第２のＣＩ）　Ｕ　２と接続されている。

第１のメモリ８は入力ボートおよび出力ポート付きのＲ
ＡＭである。出力ポート８Ａの出力が１のとき出力ポー
ト８Ｂの出力は０であり、出カポ−）８Ａの出力が０の
とき出力ポート８１８の出力は１である。これらの状態
の切替えは第１のＣＰＵからの書き込み−によって行わ
れる。

そして、出力ボートａＡｔ／ｉ第１のＡＮＤ回路１０の
一つの入力、第１のメモリ８の入力ポート８■）および
第２のメモリ９の入カポ−）　９　Ｆ　Ｋ　接続される
。また、出力ポート８１３は第２のＡ　Ｎ　Ｊ）回路１
１の一つの入力、第１のメモリ８の入力ボート８Ｃおよ
び第２のメモリ９の入カポ−）　９　Ｅに接続される。

９は第２のメモリであり、第３のスイッチ５を介して第
２のＣＰＵ２と接続され、第４のスイッチ６を介して第
１のに　Ｐ　ｔＪ　ｉと接続ネｆ’１．’ｉｃいる。

第２のメモリ９も入カポート訃よび出カポー付きのＲＡ
Ｍである。出カポ−）９Ａの出力がＯのとき出力ポート
９１）の出力は１であり、出力ポート９Ａの出力含光婁
賞切が１のとき出力ポート９Ｉ３の出力ＦｉＯである。

これらの状態の切磐′工は第２のＣＰＵからの書込みに
よって行われる。

そして、出カポ−）９Ａは第２のＡ　Ｎ　ｌ）回路１１
のもう一つの入力、第２のメモリ９の入力ボート９Ｔ）
および第１のメモリ８の入カポ−）８ＦＫ接続される。

′また、出力ボート９Ｊ：Ｊ−第１のＡ、　Ｎ１）回路
１０のもう一つの人力、第２のメモリ９の入力ボート９
Ｃおよび第１のメモリ８の入力ｂｌ＃　−１、８Ｅに接
続される。

１０は第１のＡ　Ｎ　Ｌ）回路であり、一つの人力ｅ」
第１のメモリ８の出力ポート８Ａに接続され、もう一つ
の入力は第２メモリ９の出力ボート９１号に接続されて
いる。寸だ、出力はソリソ不フロノブ回路１２のセット
人力Ｓに接続される。

１１は第２のＡ　Ｎ　Ｄ回路であり、−゛つの人力は第
２のメモリ９の出力ポート９Ａに１妾続され、もう一つ
の入力は第１のメモリ８の出力ボート８Ｂに接続されて
いる。寸だ、出力はフリップフロップ回路１２のリセッ
ト入ソ戸（に接続される。

１２はフリップフロップ回路であり、第１のΔＮ　Ｉ）
回路１０および第２のＡ　Ｎ　Ｉ）回路１１の出力を入
力ｌ〜、Ｑからの出力は、第１のスイッチ３、第２のス
イッチ４、第３のスイッチ５および第４のスイッチ６に
接続すると共に第１のメモリ８および第２のメモリ９の
ぞれぞれの入力ボート８Ｇ、９Ｇに接続される。

そして、１３−１ｉｆｆ制御イ八は発生回路であり、こ
の実施例でｄ：第１のＡ　Ｎ　＋）回路１０、第２のＡ
　Ｎ　＋）回路１１およびフリップフロップ回路１２か
ら成り立−ている。

以トの構成に基き以Ｆにその作用を説明する。

この実施例でＣ」１、−・定時間ごとのタイマー起動込
みにより第１のＣＩ’　ＩＪ　ｌのデータが第１のメモ
リ８に転送され、第１のメモリ８から第２のＣ１１ＣＩ
２に転送されて処理され／こ後、１１１度、第１のメモ
リ８に転送され、史に、３ｔ′Ｉ、１のに　ｌ）　Ｕ　
１に転送叡１する過程中、テークか第１のメモリ８から
第２のＣＩ）Ｕ２へ転送され、再度、第１のメモリ８へ
転送される部分について示すものである。そ［−で、こ
の部分のデータ転送は第２のＣＩ’　ｔＪ　２のプログ
ラノ・によ−て行われ、テーク転送が終った後、各ＣＰ
Ｕと各メモリの接続関係を変更するものと（ヅＣ１第２
図のフロー図を参照して説明する。

第１のＣＰ　［Ｊ　ｉてに１．ブータ処岬が行われ、第
１のＣＩ）’ｔＪ　ｉと第１のメモリ８が接続された状
態、すなわちソリソゾフ「１ノブ１２のｑ出力が１の状
態で第１のＣＰＵ１から第１のメモＩＪ　、８　Ｋデー
タが転送された後、第１のＣＰ　ＩＪかられ１．第１の
メモリ８が第２のｃ　ｐ　ｕ　２に接続さｈるように、
寸だ第２のＣＩ’）Ｕからは第２のメモリ９が第１の（
：Ｐ【Ｊと接続されるようＵＪＪ替要求さＩ′Ｉている
。すなわち、第１のメモリ８の出力ポート８Ａの出カバ
０１８１３の出力は１に、第２のメモリ９の出力ポート
９Ａの出力１ｒ、ｒ　１．９　”の出力Ｑ」０になって
おり、フリンブソ「Ｊツブ１２の９出力はＯにな−でい
るものとする。

そこで、タイマー起動により第２のｃｐ４Ｊ２ｉ−フリ
ップフロップ１２の９出力が１から０へ反転１−／こか
どうかを第２のメモリ９の人カポ−１・をＪ４１〜で読
、み取る（ステップＳ１）。ぞして、反転していなげね
ばデータは取り込−まれない。反転Ｉ〜てお１１は第１
のメモリ８からデータの読出しが可能であるかどうか、
すなわち第１のメモリ８の状態が正しいかとうかを第２
のメモリ９の人力ボートを通して読み取る（ステップＳ
２）。この状態が中しくなけわはエラー処」甲さ、１１
（ステν）”Ｓ６）、１「シければすなわちこの場合第
１のメモリ８の出力ポート８Ａの出力がＯ１出カポ−１
・８１３の出力が１であれｄ′、読出し命令により第１
のメモリ８から第２のＣ１，”　ｊＪ　２ヘデータか取
り込ｔｌ＋る（ステップＳ３）。第２のに　Ｉ）　（Ｊ
　２へ取り込寸れだデータは処理され、この間、第１の
メモリ８と第２のＣＩ’　ｔＪとの接続を切り渇・える
要求ｉｑｌさｊ′Ｉないのて、処理後のデークｄ］占き
込み命令により第１のメモリ８へ汎き込捷れる。（ステ
ップＳ４）。峰の後、第１のメモリ８を第１のＣＩ’　
ＩＩ　ｉと接続−ノるよう切替要求を行う（ステップＳ
５）。これにより、第１のメモリ８の出力ポート８Ａの
出力ｉＪｉ、３１３の出力はＯに第２のメモリ９の出力
ポート９Ａの出力に、０．９１３の出力に１．１に１ノ
替わる。

このだめ第１のＡ　Ｎ　＋）回路１０の出力ｋｌ　１に
、第２のＡＮＤ回路１１の出力し、Ｏになり、と７１ら
の出力は、図示しない同期信けがノリソブノ口ツゾ１２
に−ｔｑえら汎ることによりフリップフ「Ｉツブ１２に
入力するのでフリップフロップ１２のｑ出力ｔｒｉｉに
反転する。従って、切替回路７により第１（７）　ＣＩ
’　Ｕ　１は第１のメモリ８にまた第２の０口１２−一
第２のメモリ９にバス接続さｉＩる。

以上で、第２のＣＩ）　ｔＪ　２の転送ブログラノ・の
実行が終り、以後、データは第１のメモリ８がら第１　
ノＣＰ　ｕ　１へ取り込まれる。この第１のメモリ８か
ら第１のＣＰ　Ｌｌ　ｌ　−、のデータ取込みおよび先
に行われた第１のＣＩ）　Ｕ　ｌがら第１のメモリ８へ
のデータ書込みは、前述と同じような第１のＣＰ（夏１
のゾログラノ・の実行により行われる。

以上、第１の０１’　Ｕ　ｉから第１のメモリ８ヘテー
タを転送し、更に第１のメモリ８から第２のＣｔ’ｕ２
へ転送してデータ処理（〜だ後、第１のメモリ８を経て
第１のＣＩ’　、Ｕ　１へ転送する場合の作用について
説明したのであるが、第２のｃ　ｉ＞　０２から第２の
メモリ９を介して第１のｃ　ｐ　Ｕ　１ヘデータを転じ
てデータ処理した後、第２のメモリ９を介して第２のｃ
ｉ’ｕ２へ転送する場合の作用も前述同様であり、これ
らの転送を中独に行うことに限、たものではなく、同時
に行うこともできる。

以上の通り、この実施例てｃ」、データの転：ＪＸ　＆
：ｌ、タイマー割込みにより、一定間隔で行うので、そ
れぞれのＣＩ）　Ｕのデータ処理時間が異な−たとして
もデータ転送とＣＩ）　Ｕにおけるデータ処理がラップ
することはない。まだ、？Ａ１のＣ１１Ｕ　ｉ表組１の
メモリ８および第２のｃ　ｐ　ｕ　２と第２のメモリ９
がそれぞれ接続される場合と第１のＣＰ　１，１　ｉと
第２のメモリ９および第２のＣＩ’　Ｌｌ　２と第１の
メモリ８がそれぞれ接わ“１′：される場合とのＩＲＪ
替えは、同期して行わｈるのて、第１のＣＩ）　Ｕ　ｉ
が第１のメモリ８ｒ（読書きしているとき、第２のＣＰ
　［７２が第１のメモリ８に同時に読書きしようとする
ようなことは起り得ないので、第１のＣＩ）　Ｌｌ　ｉ
と第２のＣＰ　Ｕ　２間のデータ転送を待時間なく行う
ことができると抱う効果がある。−また、メモリとして
ＲＡ　Ｍを使用しているので必要なデータだけを取り込
むことができるので読みｔ（シきの時間が１ｒくなると
言う効果もある。

他の実施例古して、第１のＣＩ）　［Ｊ　１−または第
２のＣＰ　ｔＪ　２が、必要に応じて第２のｃ　Ｐ　Ｕ
　２または第１のｃ　１′ｕ　１に割込みを掛け、相手
側の（：ＰＵが割込みに応じた吉きに０１１述のような
切替＆４−″ｉ士を発生さ・せで切替回路を制御しデー
タ転送を行うようにすることもできる。そして、割込み
に応じることができれば、この場合も寸だ、第１のＣＩ
）Ｕｌが第１のメモリ８に読み出きしでいるとき、第２
のＣＩ）　ＬＪ　２が第１のメモリ８に同時に読みｔ’
）きするようなことはないので、待時間なくデータ転送
が行うことができる。！：＾う効果を治する。

また、フリラグフロップ回路１２の出力すなわち制御伯
弓発生回路１３の出力が０のとき第１のＣＩ’　ｔＪ　
ｉと第１のメモリ８のバス接続および第２のＣＰＵ２．
Ｌ−第２のメモリ９のバス接続を完成するようにするこ
と、第１のスイッチ３〜第４のスイッチ６の切替り状態
をこれらのスイッチから読み取るようにすること、第１
のＣＩ）　ＬＪ　ｌおよび第２のＣＩ）　（Ｊ　２から
第１のメモリ８または第２のメモリ９への読みＴハきの
完了をＣＰ　１７間で読み取るようにすることなども可
能であり、いずれの実施例の効果も前述実施例と同様で
ある。

また、他の実施例として、第３図に示すようにこのデー
タ転送回路を蝮数個便用し、２閘以にの（この実施例は
３個）マイコン間のデータ転送１１１１路として実施す
ることも［り能であり、その場合の効果も捷だ前述実施
例と同様である。

以上、述べた通りこの発明の実施ｔｉ、前述実施例に限
るものではなく、その構成の均等物との置換えは司能で
あり、その場合も寸だこの発明の技術的範囲に属するも
のとする。

以上、詳述した通り、この発明によれば、二゛つのＣＰ
Ｕ間のデータ転送を待時間を少なく行うことができると
言う！１ヶ有の効果が発揮さ１１る。

【図面の簡単な説明】

図面はこの発明の実施例を示すもの−Ｃあり、第１図は
ブロック図、第２図はソｒＪ−図、第３図Ｑ」ブロック
図である。 第１図および第３図において、 １・・・第１のｃｐｕ、２・・・第２のＣ：　Ｐ　ｊＪ
、　７・・リノ替回路、８・・第１のメモリ、９・・・
第２のメモリ、１３・・・制御（１ｉ号発生回路。 第２図において、１４・・・第３のＣＰＵ１１５第３の
メモリ、１６　・第４のメモリ。 出願人　　新明和工業株式会社 代理人　　井　（１１（ほか１名） 第　１　図 第　２図

Claims (1)

【特許請求の範囲】
1. （１）第１のＣＰ　Ｕおよび第２のＣＩ）　ｊＪならひ
   に前記ＣＩ）　Ｌ、Ｉに対応する第１のメモリお」−ひ
   第２のメモリを具（＋ｉｉｉ　Ｌ、制御信号を人力する
   １ツノ替回路をη〜して前記第１のＣ１１Ｕと前記第１
   のメモリおよび前記第２のｃ　ｐ　ｕと前記第２のメモ
   リならひに前記第１のＣＩ”　ｔＪと前記第２のメモリ
   およ０・前記第２のＣＰＵと前記第１のメモリを交ｆｆ
   に接続するべくシメζ前記ＣＩ）　ｊＪ間のテーク転送
   回路。 ２　前記制御信号は、前記第１のメモリおよび前記第２
   のメモリが出力するそれぞれのメモリの状態を示す信−
   号を人力する制御信号発生回路から出力するべくしだ！
   −侍許請求の範囲第１項記載の前記ＣＰＵ間のデータ転
   送回路。 （ａ　前記制ｔｌｊ信号は、前記第１のＣＩ）　ｔＪお
   よび第２のＣＰＵから出力するべくした特許請求の範囲
   第１項記載のｎｉ［記ＣＩ’　ｊＪ間のテーク転送回路
   。