JPS5965369A - コンピユ−タシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデーター処理システムに関係し、特にモジュー
ルの増減に依って機構を変化が可能なマルチ・プロセッ
サーデーター処理システムに関係する。

ほとんどの研究機関及び会社等では今日非常に簡単な経
理上の記帳から複雑な制御に至る情報処理のニーズを扱
う為にデータル処理システムをｍ−＼ていろ。

通常、そのような機関の規模が小さい場合、又は情報処
理ニーズが低い場合には原型的なデークー処理装置乞購
入する。そのような初・助段階では比較的小さい容量の
小型データー処理システノ、がしばしばユーザーの必要
を満足させろ。しかし、ユーザーの利用規模か拡大する
か、又はデーター処理が複雑高度化すると、その初期的
データー処理システムを変更拡大し増大したデーター処
理ニーズに合わせろ事が望ましくなってくる。

データー処理の拡大と変化に対応する為、従来のデータ
ー処理システムでは変更拡大可能な基本システムを装え
、それに依って利用者の要求に合わせてシステムの調整
を行ってきた。特定の要求及び機能に適合させるこの種
の変更拡大は各利用者に依り面別に行われる必要があっ
た。事情に応じ、メモリーの規模の増大が必要であった
り、処理速度を高度化する必要があったりした。従来の
コンピューターの多くは幾つかの点で拡大変更に対応す
るように設計されているが、はとんどの従来システムに
あってはそのような変更を行った場合ある性能ン犠牲に
するか又はコストの著しい増大を伴うことがあった。

例えば、現在のほとんどのデーター処理システムは追加
的にメモリー回路を挿入することで、システムメモリー
の拡大を可能とする様に設計されている。追加メモリー
挿入中、内部手動スイッチが入りその情報がコンピュー
ターに伝えられろ。

この簡単な設計のものは上述の様にメモリー容量の拡大
を行うが、この追加メモリーに対するユーザーソフトの
再プログラムが必−髪となる。さらにメモリー容量の拡
大はシステムのアドレス・ワードの大きさの制限を受け
る。メモリーがアドレス・ワードによりアドレスされる
最大容量にまで達すると、それ以上はより長いアドレス
・ワードを使える新しい又は追加の回路乞コンピュータ
ーに付加しなければならない。そのような回路変更は大
きなコスト増しを伴い、通常はユーザーソフトの再プロ
グラムする必要がある。後者の場合必要なコスト及び時
間はそのような変更を不可能にしている。

メモリー容量を大きく拡大することが可能なシステムの
場合であっても、処理部自体がシステム全体としての処
理速度火制限することも゛ある。処理速度の増大する為
、多くの従来システム（工人出力処理やアドレス翻訳等
の操り返し操作を伴う時間のかかる機能を行う特別の高
速ロジック回路を組み込んでいろ。

さらに処理速度の増大の為に、こ」ｔまでマルチプロセ
ッサーが開発された。これらのシステムは通常共通のシ
ステム・バスに連結されたり個別のプロセッサーとメモ
リー含む複数のコンピューターシステムから構成されて
いる。この賊のシステムでは、数個又は全部のプロセッ
サー・ユニットが単一の問題の解決に使用されるか、も
しくＧよユニットが複数の問題の同時解決に使われる。

通常別々のプロセッサーの演算を調整する為に、特定の
”命令実行”プロセッサーがシステム全体の機能ヲ統括
する。もしシステム中に二つの命令実行プロセッサーが
用いられると、この二者の間での仕事の配分の為に複・
碓な計画の開発を必要とするようになる。さらに、命令
実行プロセッサーにひとつでも誤動作があるとシステム
全体の機能が停止するので、確実な演算性能ケ維持″ｆ
ろ為には命令実行機関は連続して機能する必要がある。

従って本発明の目的は特定した命令実行プロセッサーＺ
有さないマルチ・プロセッサー・コンピューターシステ
ムを提供することである。

本発明の他の目的はユーザーの必要に応じシステム規模
を調整できるようにデーター処理、メモＩＪ−１及び入
出力周辺機能を増減できるモジュール型コンピューター
・システムを提供することである。

本発明の他の目的はユーザーに依る特別のプログラム作
成の必要なしにモジュールの増減が可能なモジュール型
コンピューターを提供することである。

本発明の他の目的は命令実行機能を行う大量の追加電子
回路の必要なしにモジュールの増減の可能ナモジュール
型コンピューター・システム規模供することである。

本発明の別の目的はシステムの全体的処理効率をソこな
わずにモジュールの増減が可能なモジュール型コンピュ
ーター・システムを提“供することである。

本発明の他の目的は命令実行プロセッサーの故障などが
システム全体の演算を破壊を招くことのないモジュール
型コンピューターを提供することである。

上記目的の遂行並びに前述の問題点の解決は複数のメモ
リー及び周辺装置に連結されろ単一のシステム・バスに
連結する複数の同形プロセッサーから構成される本発明
の一実施に見ることができる。これらの処理素子はグル
ープ化されて共通のプロセッサー・バスに連結されてい
る。プロセッサーハスハ専用マスター・インターフェー
ス・ユニットに依ってシステム・バスに連結されている
。

同様に、メモリー及び周辺装置は対応してグループ化さ
れ共有のメモリーバスにふり分けられろ。

固々のメモリーハスは専用の従属インターフェース・ユ
ニットに依すコンピューターシステムト連絡する。

処理素子群内′ＶＣ，は、それぞれの処理素子は専用の
メモリー・スは−ス７持たないが、グループ全体の総メ
モリー・ス投−スを共有しそれに依って有効な仕事配分
を行う。処理素子群内での制御及び仕事配分機能は常に
単一の゛命令実行処理素子に依って行われろ。命令実行
機能は各処理素子に依り交代制で行われる。どの処理素
子が命令実行を行うかは、処理素子群の全処理素子をシ
ステム・バスに連結しているマスター・インターフェー
ス内のレジスター内蔵のコードにより決定される。

処理素子群間の連絡は共有のメモリー領域を使って行わ
れる。特に、処理素子群内の請合実行処理素子群は共有
メモリーの特別傾城に要求を書くことで他の処理素子群
の援助を要請できる。このメモリー領域は援助要請を受
けた処理素子群の命令実行処理素子に読み出される。要
請された援助が遂行されると、その情報が共有のメモリ
ー領域を介し逆の道順を通って連絡される。

さらに、プロセッサ一群内の各処理素子は、共有のマス
ター・インターフェースの共有レジスター内蔵用いるこ
とでアクセスを行い、マスター・インターフェース回路
の制御に依り処理゛不ンタラプトヲ設定する。例えば、
現在の命令実行処理素子が他の処理素子に命令機能を移
転する場合、マスター・インターフェース内の共有レジ
スターに指定された処理素子の番号と、新しい命令実行
処理素子に命令機能の移転が行われるという事実を伝え
るインタラズ）Ｙマスター・インターフェース回路が設
定する様に情報を記録することに依って行う。

木兄の他の特徴は処理素子のみが、二次的メモリーから
主メモリーへの直接の記憶内容の転送の場合であっても
、プロセッサーとシステム・バスの制御を行う。この設
計はバス仲介回路を簡略化している。

さらに、処理素子がバス・アクセスを許されると、その
素子は何時バスが実際に利用可能になるかを確認するた
めバス制菌ラインを監視する。バスが利用可能になると
即座に処理素子はバスを介してアクセスを要請した記憶
素子又は周辺装置のアドレスと移転されるデーター〇量
を表わすクー１−”　４送る。確認信号ケ受は取ると、
その素子は所有の長さのデーター・ブロックを送るか受
けとるかする。

有利な点は、二次的メモリーと主メモリー間の直接のデ
ーター転送の場合でさえも、処理素子はバスへのアクセ
スを制御する。特にそのような転送の場合、処理素子は
最初のアドレスを送った後確認信号を待ち、次に第二の
アドレス及びデーターの長さを表わす信号を第二の素子
又は装置に送る。最初のアトゝレスはデーターの行き先
を表わし第二のアドレスはデーターのンースを表ワす。

この二つのデーターが確認されるとデークー転送が素子
間又は装置間で直接に続けられろ。本発明に依れば、同
一メモリ−・バス上の記憶素子と周辺装置の間に直接の
データー転送があると、プロセッサー・バス及びシステ
ム・バスは第二ＤＭＡアトＶスの確認後即座に他の処理
素子に依って使用可能となる。従ってバス容量の著しい
増大を計れる。

木兄ｓｌ、ｏ　：ｊｔｌａの特徴は、直列仲介機構回路
の簡素性と完全並列仲介機構の速度特性を“併せ持つ新
規の直並列仲介機構により処理素子がバスへのアクセス
を競うところにある。

本発明の第三の特徴は処理素子に依るバス・アクセス要
求は前もって許可され、バス・アクセスが許可されろ処
理素子の決定は実際にバスが利用可能になる前になされ
ろ。

さらに、各処理素子はバス・アクセス群に割り当てられ
ろ。各バス・アクセス群は４箇までの処理素子を含む。

もしシステムが４つの処理素子から成る場合、１つのバ
ス・アクセス群が使われる。

もし、４〜８つの処理素子の場合、コンピューター・シ
ステムは２つのバス・アクセス７使う。９つ以上の処理
素子の場合、４つのバス・アクセス群が使用されろ。各
バス・アクセス群は選択期間又は“タイム・スロット”
が割り合てられ、その期間内に処理素子はマスター・イ
ンターフェースを介して関係するバス・アクセス群に連
絡できる。

処理素子はそれに恒久的に割り当てられているバス・ア
クセス要求リート５を弁信号を送ることによりバス・ア
クセスの要求を行う。しかし各バスアクセス群に処理素
子が４つしか割れ当てられていない場合、最大４つのバ
ス・アクセス要求ラインが必要である。従って、すべて
の処理素子は選択期間内に同じ４つのバス・アクセス要
求ラインを用いてバス・アクセス要求を行う。

第１図に示す如く、例証となるモジュール型コンピュー
ター・システムは６つの主たる素子からなる、即ち、処
理素子、記憶素子及び周辺素子。

これらのすべての素子は共通のシステムバス１６０゜１
６１に連結している。システムの演算にはシステム・バ
スひとつで充分であるが、一方に故障が起った場合にシ
ステム全体を停止させない為と処理効率の増加のために
２つのシステム・バスヲ用いる。同様に、信頼性と速度
上の理由から、処理記憶及び周辺素子をシステム・バス
に連結しているインターフェース装置も２重に設けであ
る。システム・バス１３０，１３１はそれぞれ単線で表
わしであるが後述する様に実際には３２本のデーター・
ラインからなる多線バスである。

本実施例のシステムには６４個まで゛ａ処理素子（ＰＥ
　）が連結できるが、図の箭略化の為６個の処理素子１
００，１０５，１１０が示されている。

そλｔぞれの処理素子（ＰＥ　）は同形で、ユーザー専
用プログラム及び関連するプロセッサーの演算を調整制
御する監視プログラムの双方を実行する従来型のデータ
ー・プロセッサーである。各処理素子はユーザー・コー
ト、監視コード及びデーターを格納すべ（従来的原理で
働くキャッシュ・メモリーを含み、これはメモリーのア
クセス・タイムを効果的に減少する。さらに各処理素子
は、リセット時又はパワーアップの時に処理素子を演算
可能にするノートストラップ・ローディング・プログラ
ムと追加的な常時使われる監視コードを格納するＦＩＯ
Ｍを含む。各処理素子は同形の回路２有するが、各々は
独自の６ビツトの番号を付与され、その番号は処理素子
モジュールの挿入されている連結スロットの配線に依り
決定される。コ（７）番号は後述する様に制御転送及び
バス・アクセス操作に際し各処理素子を関係するマスタ
ー・インターフェースに対し確認する為に用いられる。

実施例のコンピューター・システムはまた処理素子のア
ドレス情報を外部記憶素子に付与する前に都留する仮想
メモリー・システムを有する。仮想アドレス７記憶素子
用の実アドレスに翻訳する翻訳表（マツプ）は各処理素
子中のＦＩＡＭに格納されている。

全処理素子は、例えば図のバス１１５，１１６の如き、
冗長プロセッサー・バスに連結され、これらのバスは信
頼性と処理効率の増大の為２重に設けである。バス１１
５，１．１６及びシステム・バス１６０，１３１へのア
クセスはマスター・インターフェース装置１２０．１２
５によりそれぞれ制御さｆｔ、後者は信頼性及び処理効
率の増大の為に２重に設けである。各マスター・インタ
ーフェース装置ハシ−ケンス及びコントロールロジック
並びにバス仲介回路を含み、処理素子を１６個まで扱う
ことができる。追加の処理素子に対応できるよう、シス
テム・バス１３０．Ｉ３１にはプロセッサーバス及びマ
スター・インターフェースの各対を追加することも可能
である。本実゛流側のシステムには６４個の処理素子に
対応できろよう４つまでプロセツザーバスン追加可能で
ある。

もしコンピューターが１６個以上の処理素子を有する場
合、これらの処理素子は１６個からなる群に分けられる
。１６個の処理素子から成る各群は共通のプロセッサー
・バスに連結され、後者は専用のマスター・インターフ
ェースによりシステム・バスに連結されろ。

後述するように、本発明に於いて、１６個の処理素子か
らなる各群内では監督制御機能はこれらの素子に割り当
てられろ。特筆するなら、常時監督又は命令実行担当処
理素子はグループ内の他の処理素子に認識され、各素子
間の命令実行の役割の移転は明確に決められた優先順位
計画に従う。

システムのすべてのモジュール（記憶素子及び周辺装置
を含む）は独自に処理素子群に割り合てられているが、
すべての処理素子は群外の全ての記憶素子及びバス・ア
ダプターとも通信可能である。

さらにシステム・メモリーの幾つかの共有領域はすべて
の処理素子群に対し明らかになっている。

各処理素子群内で、システム機能はあたかもその群がコ
ンピューター・システム中唯−の群であるかのように命
令実行処理素子により割当てられる。

特に、処理素子群の命令実行処理素子は共有メモリーの
所定の領域に依頼を書き込むことに依り他の処理素子群
の援助を依頼できる。そのような援助が実行されると、
その情報は逆の道程を通り共通メモリー領域を経由して
伝達される。

システム・バス１３０，１３１それぞれ従属インターフ
ェース１３５，１４５，１４５，１５０乞介して記憶素
子１６５〜１７５及び周辺バス・アダプター１８４〜１
８６に連結されている。各従属インターフェースは同形
で信頼性と処理効率の増大の為２重に設けられている。

さらに特筆するなら、対のうちひとつの従属インターフ
ェースは関係する群内である記憶素子又はバス・アダプ
ターへのアクセス路を付与し、他の従属インターフェー
スは同時期に他の記憶素子又はバス・アダプターへのア
クセス路を提供する。従属インターフェース１３５〜１
５０は記憶素子１６５〜１・−７５及び周辺バス１９６
〜１９７（周辺バス・アダプター１９０．１９２経由）
をシステム・バス１６０゜１３１ＶＣ用いられる信号と
対応できる信号に転換する回路を含む。

特に、従属インターフェース１３５，１４０はシステム
・バス１３０，１３１’ａニーメモリー・バス１６０．
１６１に連結する。図では簡略化の為２対のメモリー・
バス１６０，１６１及び１５５゜１５６が示されている
が、実施例のシステムには１６対までの２重冗長メモリ
ー・バス対が設置可能である。

メモリー・バス１６０，１６．１は複数の記憶素子及び
バス・アダプターに連結しているが、図ではそのうち記
憶素子１６５，１７０及びバス・アダプター１８５が示
されている。実施例では各記憶素子はＲＡＭの２　バイ
トを含み、従来のＦＩＡＭから構成される。異なる容量
の他の既知メモリー・ユニットを使用することも可能で
ある。

従属インターフェース１４５，１５０はメモリー・バス
１６０，１６１と同形のメモリー・バス１５５．１５６
に連結されている。周辺バス１８４゜１８６、周辺バス
・アダプター（図では１８４゜１８６の２つが示されて
いる）から成る周辺回路に依りメモリー・バス１５５，
１５６と池の周辺バスアダプター（図では１９０，１９
２の２つが示されている）に連結されている。各周辺バ
ス・アダプターはバッファー・メモリーとデーター処理
ロジックを有し、周辺バス・アダプターからのデーター
とシステム・バス経由の処理素子からの命令を緩衝し配
列する。特に、各周辺バス・アダプターは２つの独立し
た命令チャンネル及び２つの独立した入出力データー命
令チャンネル上の信号を扱う事が可能である。

各周辺バス万アダプター、例えば１８４は専用バスを介
して周辺バス・アダプター１９０に連結している。周辺
バス・アダプターはマイクロ・プロセッサー及びそれと
連結したプログラム・メモリーを含む。プログラム・メ
モリーに格納されたプログラムの統御に依り、マイクロ
プロセッサ−は処理素子間及び周辺制御装置と他の′装
置の間を往復する情報の為の配列転換及び緩衝を行う。

周辺バス・アダプターに依る配列機能は処理素子から幾
つかのルーチンのデーター転送作業を免除することで全
体としての処理時間を短縮させる。各々の周辺バス・ア
ダプターはプログラムすることが可能で、それに依り各
種の入出力制御装置を１６個まで接属可能な各種の標準
周辺バスにインターフェース機能を付与できる。周辺バ
ス・アダプター１９０〜１９２は内部メモリー・バス１
５５゜１５６と周辺バス１９６〜１９８の信号間の転換
するようにプログラムする事が可能であり、従って本実
施例に於いて多数の異なる周辺バスの配列が可能である
。

本発明に従って、システムに記憶素子又はバス・アダプ
ターが挿入されると、それは初期パワーアップ・クリア
及び初期化サイクルに入り、その間にそのバス・ドライ
バーの全部がシステム−＼誤報を伝達することを避ける
ためＯＦＦ状態となる。

さらに装置の内部状況レジスターが所定の状態にセット
される。初期化が完了すると、装置は現在の命令実行素
子にインタラブドを送り、それに依り命令実行素子に記
憶素子又はバス・アダプターが使用可能である事を伝え
る。

このインクラブドに対応して、命令実行処理素子は新し
く挿入されたユニットの内部故障監視装置が作動してい
るかを確認の為ユニットをテストすることに依りそれを
開始させ、滴液なメモリー表にその存在を記録する。

もしそのユニットが記憶素子（その状況を読み出す事に
依り決定）の場合、それは実体的な名前を付与され、そ
れが対応する実体的アドレスを決定する。またユニット
がバス・アダプター周辺バス・アダプターの場合、プロ
グラムが内部プログラム・メモリー内に組み込まれその
プログラムに依り内部マイクロ・プロセッサーは関係あ
る周辺バスの周辺ユニットの番号及び型を決定するため
関係ある周辺装置に質問する。周辺情報はインタラブド
機構を介して命令実行処理素子に報告されそのインタラ
ブド機構は即座に新しく挿入されたユニットのプログラ
ム・メモリー内に適切な演算プログラムを格納する事で
応答し、且つメモリーのシステム構成表を更新する。

第２図は処理素子を一層詳しく示したブロック図である
。各処理素子は同形の回路を含み、従ってひとつの処理
素子の回路について述べることで余分な繰り返しを省く
。処理素子の心臓部はコンピューター・システムの扱う
普通の演算の大半を行つマイクロプロセツザ−（ＭＰＵ
）２１０である。

このマイクロプロセッサ−２１０は例えば従来の１６ビ
ツトマイクロプロセツサーで・もよい。適当な特性を有
するマイクロプロセッサ−は一般に市販されている。本
実施例に適する機種はＭＯ８０００マイクロプロセッサ
−であり、アリシナ州フェニックスのモトローラ・セミ
コンダクター・プロダクツ・カンパニーより販売されて
いる。

マイクロプロセッサ−２１０の演算を支える他のユニッ
トはそれを助は演算時間と有効メモリー・アクセス・タ
イムを短縮する。特にこれらのユニットはメモリー管理
装置２００．ＲＯＭ２０５及びキャッシュ・メモリー２
５０を含む。

特にマイクロプロセッサ−２１０は仮想アビレス機構と
共に演算を行う。この既知のメモリー機構に於いて、マ
イクロプロセッサ−２１０は仮想アドレスを出すがこの
アトゝレスはコンピューター・システムの主メモリー内
のメモリー位置に対応する実アｌ−゛レスに転換する為
に翻訳される。仮想アドレスから実アドンスへの翻訳は
メモリー管理装置２００に依って行われる。このメモリ
ー管理装置２００はこの仮想アト９レスから実アドレス
への翻訳を遂行する為に主メモリーから敗り出す翻訳表
を用いる既知の回路である。特に、マイクロプロセッサ
−２１０が出力する仮想アドレスは局地アドレス・バス
２２５経由してメモリー管理装置２００に付与されろ。

メモリー管理装置２００はこの仮想アドレス・データー
をコンピューター・システムの主メモリーをアドレスす
るのに１炉われろ実アドレスに翻訳する。翻訳されたデ
ーターは処理素子内のデーターの流れを制御し、キャッ
ジ・アトゝレス・バスへの適切なキャッジ・アトゝレス
をゲート制御する内部制圓シーケンサ−９４０に付与さ
れろ。

キャッシュ・メモリー２５０は有効メモリー・アクセス
・タイムを短縮する既知の記憶素子である。特に主メモ
リーに格納されたデーターのザブセットはキャッシュ・
メモリー２５０にも格納される。キャッシュ・メモリー
２５０はマイクロプロセッサ−２１０の供給する仮想ア
ドレスに直接に応答し、もし要求された情報がキャッシ
ュ・メモリーに在る場合（キャッシュ・ヒツト）、その
情報は通常よりも短い時間で取り出し可能となる。

もし９求された情報がキャッシュ・メモリーに無いが主
メモリーに在る場合、それが転送されるべきキャッシュ
位置へのアクセスは゛１キャッシュ・ミス“′と呼ばれ
既知の回路が主メモリーからキャッシュ・メモリーへ要
求されたデーターを含む゛ノロツク″と呼ばれる一群の
情報を自動的に転送する。もし要求された情報が周辺第
２的的メモリーに格納されている場合、このアクセスば
゛ページ・フォールト”と呼ばれこれは後述する様にマ
スター・インターフェースを介して扱われる。

キャッシュ・メモリー２５０は５２，０００ワード６６
ビツト（実際にば１０２１ノード３２ビット）構成の２
　バイｔ４ｔＡＭである。（各６６ビノト・ワードば４
情報バイトから成し各バイトはパリティ・ビットと組み
合わされている。）キャッシュ・メモリー２５０から読
み出された情報はキャッシュ・データー・バス２８５と
キャッシュ局地バス・アダプター２６０を介して局地デ
ーター・バス２２５へ、そこからさらにマイクロプロセ
ッサ−２１０へ送られる。キャッシュ局地アダプター２
６０はインターフェースとして機能し、ろ２情報ビツト
・キャッシュ・バス２８５と１６情報ビツト局地データ
ー・バス２２５の間の信号転換回路として働（。さらに
、バス・アダプター２６０キヤツシユ・メモリー２５０
から局地データーバス２２５へ転送されるデーター上の
バイト・パリティ−をチェックし、逆方向のデーターの
為にバイト・パリティ−情報を出力する。

キーヤツシュ・メモリー２５０にはブロック・ステータ
ス・メモリー２５５が組み合わ゛ぜである。

このメモリー２２５は複数のエントリーを含み各エノト
リーはキャッシュ・メモリー２５０の１ブロツク（１２
８バイト分）に対応する情報を含んでいる。ノロツク・
ステータス・メモＩＪ　−２５５の各エントリーは関係
あるキャッシュ・アトゝレス・バス２５１（実アドレス
情報はキャッシュ・アｉ〜゛レス・バス２５１より受け
とる）に現在書き込−よれている仮想アドレス（もし在
れば）を示すラベルを含む。さらにブロック・ステータ
ス・メモ’Ｊ　−２５５の各エン）　＋１−は現在の情
報文脈（マイクロプロセッサ−２１０内の現在実行中の
プログラムとの関連）に対し関係ブロックの内容が有効
か否ｈ・を示ず有効ビット並びに、有効な場合にはその
内容が最初に関係キャッシュ・メモリー・ブロックに格
納されて以来変化したか否かを示すダーティ・ビットを
含む。ブロック・ステータス・メモ＋１−２５５は文脈
変更中、キャッシュ・メモ＋１−２５０のクリア制御に
用いられ、局地データー・バス２２５からマイクロプロ
セラ−’ｊ−２１０に依り読み取ることも可能でちる。

さらにキャッシュ・メモＩＪ−２５０はその中の情報を
更新する為にプロセッサー・バス内の６６本のデーター
・ライン２８０バス・インターフェース２６５．２７０
を介し情報を受は取れる。さらに特筆するなら、バス・
インターフェース２６５゜２７０はプロセッサー・バス
に処理素子を連結させ、その各々は１９本のインクラブ
ド・ライン（１５情報ビツトと４パ１）ティ・ビットを
含む）と６６本のアドレス・データー・ライン（ろ２情
報ビツトと４パリテイ・ビットを含む）を設けている。

他の制御ライン（図示せず）はこのバス・インターフェ
ース２６５．２７０を通って処理素子の演算を制御する
。

キャッシュ・データー・バス２８５を経由スろデーター
・バス２８０からキャッシュ・メモＩＪ−２５０へ送ら
れる情報のバイト・・ξリテイは既知のパリティ・チェ
ツキング回路から構成されろパリティ・チェッカー２６
０により点検されろ。このパリティ・チェッカーはコン
ピュータ・システム主メモリーからキャッシュ・メモ’
？−−２５０へ転送される情報の誤りを検出する。

バス・インターフェース２６５．２７０を経由する処理
素子とプロセッサー・バス間のデーター転送は外部制御
シーケンサ−２４５に制御される。

外部制御６．ｌｌシークンザ−２４５は内部制御シーケ
ンサ−２４０から同期信号を供給され、データー・バス
２８０に対する適切なアドレスのゲート制御、制御信号
の発生及びキャッシュ・メモリー２５０とプロセッサー
・バス間のデーター転送の調整等に依りデーター転送を
制御する。

ＲＯＭ２０５は局地アドレス・データー・バス２２０．
２２５にも連結し、マイクロプロセンサー２１０に依り
アクセスされるプログラム指令を含む。特にＦｉＯＭ２
０５はシステム始動時パワー・オン後又はシステムのリ
セット後に処理素子を再操作する為に使用されるシート
ストラップ・プログラムを含む。マイクロプロセッサ−
２１０の処理速度を増化させる為にＲＯＭ２０５は局地
データー・バス２２５からマイクロプロセッサ−２１０
に依りアクセスされ得る他の使用頻度の高いシステム・
ルーチンヲモ含ム。

バス・インターフェース２６５，２７０はチーター・バ
ス２８０を経由して信号を受ける仙、１９ビツト・イン
タラブド・バス２７５がらインタラブド信号も受ける。

送られてきたインタラブド信号は、局地データー・バス
２２５（ここでマイクロプロセッサ−２１０はデーター
を読み出す）に対するインタラブド・バス２７５がらの
インタラブド・データーをゲート制御するインタラブド
・ネットワークに付与される。インタラブド・バス２７
５からのインクラブド・データーはインタラブドのソー
スを表示する８ビツト表示コード、インタラフトのレベ
ルを表わす６ビツトのレベル・コード及び要求されたイ
ンタラブド・ルーチンの開始するメモリー位置を表示す
る４ビツトのインクラブド・ベクトルから構成される。

さらに、４ノξリテイ・ビットが１９ビツトのインタラ
ブド・バス上の残りの１５情報ビツト中のエラー検出用
に含まれている。

マルチプロセッサー型コンピューター・システムに於い
て、すでに述べた如く、全処理部に共通な仕事を扱いシ
ステム機能を配分する共通の命令実行機能が必要である
。例えば命令実行処理部はユーザーの仕事を計画化、イ
ンタラブドの扱い、及び各処理素子で実行中のプログラ
ム間に入出力チャンネルや周辺装置等の機能の配分等の
仕事を遂行する。さらに、新しい仕示が−−ザーに依り
システムに人出されると、命令実行処理部はメモリー・
スＲ−スを各仕事に配分しそうすることでその仕事があ
る処理素子に依って遂行される際、処理素子の初期翻訳
表に適切な格納データーが人出される。有利な点は、本
発明の実施例に従ってこのような命令実行機能は各々の
処理素子１００ｉ１０（第１図）により交代制で分担さ
れる。

処理素子の命令実行機能の交代はマスター・インターフ
ェース１２０，１２５の特別実行制御回路に依り調整さ
れる。

さらに特筆するなら、各処理素子は所定のルーチンに従
って一時的に命令実行機能を付与される。

このルーチンに従って、最初にＯＮ状態となった処理素
子は先づそれ自身が適切に機能するか否かを確認する自
己診断プログラムを実行する。このルーチンは各処理素
子と関連するＲＯＭに格納されたプログラムに依り制御
される。

自己診断ルーチンに合格すると、その処理素子はその時
点に他で命令実行機能が作用しているが否かを確認する
為に関係７ｂるマスター・インターフェース内に所定の
位置（実行制御ワード・レジスター）を読み、もしそう
ならその機能を現在行っている処理素子の番号を確認す
る。

もし実行制御レジスターから読み取った情報がすでに他
の処理素子に命令実行機能が付与された旨に示すなら、
オン・ラインとなったばかりのこの処理素子は現在の処
理素子に対し命令実行機能の移転を要求する゛′実行プ
ロセツザー要求”信号を出す。この実行プロセッサー要
求はその処理素子に関係するマスター・インターフェー
スの実行制御レジスターに記録される。その処理素子は
後述する如く要求が許される迄待つことになる。

もしその処理素子がオン・ラインど゛なった時点て、他
の素子に命令実行機能が付与されていない場合、その処
理素子は実行制御レジスターに自己番号を書き込むこと
でその機能を引受ける手配をする。この記入か成功裡に
遂行されるとその処理素子は命令実行プロセッサーとな
る。

命令実行機能を引き受けた処理素子はシステムに共通の
仕事を遂行する。例えば、システムの機能診断、ログ・
エラーや欠点の検出、システム機能の再配分、実行中の
プロセッサー・インクラブドの扱い、及びシステムへの
質問な保持する等の全般的なシステムの仕事を行う。す
べての実行中のシステム・タスクを終了してから、命令
実行処理素子はこれから実行されるべきユーザー・タス
クのリストを点検し、最優先のユーザー・タスクを選び
その選ばれたタスクを遂行する。命令実行処理素子は次
にその機能を実行プロセッサー要求信号が出ている場合
にはそれを出した他の処理素子に命令実行機能を移転す
るか、もしくは優先度の一番低いユーザー・タスクを行
う処理素子（大体は同じ最初の処理素子）にその機能を
移す。

実行プロセッサー要求は割り当てられたユーザータスク
を終了したか又は何らかの理由で一時的中断を必要とす
るユーザー・タスクの遂行中の処理素子に依っても出さ
れる。（後者の場合、例えば、ユーザー・タスクに於い
て関係ある処理素子中の監督プログラムに要求があった
時、監督プログラムがその要求が即座に許されるべぎか
、または遅れを持って許されるべきかを決定する。もし
遅らせる事が必要な場合タスクの実行は中断され新しい
仕事が開始される（文脈変更）。もし文脈変更が必要の
場合、監督プログラムは適切な手配をしその結果が実行
プロセッサー要求である。

もし２つ以上の処理素子が実行プロセッサー要求を出す
と、命令実行機能は了め定められた順に従って処理素子
に付与される。

実施例にはシステムが長時間命令実行処理素子無して演
算が行われないように監視する方法が取られている。特
に全処理素子はインクラブドが実行中の時間を監視する
。もしこの実行時間が所定の限度を超えると、診断ルー
チンが酊始され遅れの原因を調べろ。さらに処理素子が
実行プロセッサー要求を出すと、その要求が許される迄
の時間を計り、もしその時間が所定の限度を超えろと故
障が表示される。また、現在の命令実行処理素子が他の
処理素子へその機能を移転すると、その移転遂行の為に
マスター・インターフェースに依りインクラブドの許可
があった事をその処理素子が確める。

もし処理素子が現在の命令実行処理素子が故障した事を
確認すると、自らその機能引き受ける手順をとり、最初
にそれを行ったものが次の新しい命令実行処理素子とな
る。この新しい命令実行処理素子は故障した処理素子の
残したタスクを遂行し、システム及びグローバル・フォ
ートル・ステータス表及び構成表を更新し、通常の実行
処理を行う。

実行制御要求処理に関係する回路は各マスター・インタ
ーフェース内に位置し、第６図にはひとつのマスター・
インターフェースカフロック図テ示しである。他のマス
ター・インターフェースの回路は同形なので図の簡略化
の為省略しである。

マスター・インターフェースはプロセッサー・バス・イ
ンターフェース回路６０５を経由してプロセッサー・バ
スのひとつと連結している。

プロセッサー・バス・インターフェース回路３０５は既
知の１−゛ライバー及びレシーバ−回路、プロセッサー
・バスを介して処理素子との間を往復する信号を受は取
り且つ送る為の連結されたタイマー・回路から構成され
る。システム・バス・インターフェース６９０は類似の
回路を含みシステム・パスカラ各マスター・インターフ
ェースへ信号を送らせしめる。インターフェース６０５
゜３９０はバス３９５に依って相互に連結され、このバ
スろ９５は演算中プロセッサー・バスとシステム・バス
間の情報を転送なさしめる。さらに、情報が一１０セッ
サーバスからシステム・バスに送られるという場合、マ
スター・インターフェースはインターフェース６０５を
介して受は取った情報ラインターフエース６９０を介し
てシステム・バスに転送する。同様に、システム・バス
からプｏセッサーバスへの情報はマスター・インターフ
ェースカインターフェース３９０を介してシステム・バ
スかう受けとり、インターフェース６０５を介してプロ
セッサー・バスへ送ル。

各マスター・インターフェース回路は６つのレジスター
ろ１０−６６５から成るレジスター、ファイルと呼ばれ
る一組の記憶素子を含む。シーケンス制御ロジック３４
０の制御に依りこれらのレジスター６１０〜６３５は処
理素子の演算と命令実行機能の移転を調整するのに用い
る情報を格納する。これらのレジスター内の情報はバス
・アクセス要求及び処理素子や周辺装置の出すインタラ
ブドの処理の為や、後述する如（仮想アドレス翻訳中に
起るＲ−ジ・フォールトを扱う為にマスター・インター
フェースに依っても使用される。

マスター・インターフェース中の他の回路は実行処理安
水選択ロジック６６５、バス仲介ロジック６７０インタ
ラブド回路、リセットロジック３８０、及び実行バス制
御ユニット３５０，３５５゜実行処理要求選択ロジック
３６５は実行制御レジスターと協力して処理素子間の命
令実行機能の移転を調整する。バス仲介ロジック６７０
は、後述する如く、プロセッサー・バスへのアクセス要
求をしている複数の処理素子のひとつを選択する際に用
いられろ。インタラブド回路６７５は処理素子か記憶素
子もしくは周辺素子から出されたインクラブドを処理し
、このインクラット情報を適当な処理素子に転送する。

マスター・インターフェースが初めにパワー・アップす
ると、リセット・ロジック３８０マスター・インターフ
ェース回路の全部を復帰する。リセット回路３８０はマ
スター・インターフェースの全回路と連結しているが、
図では簡略化の為該回路６８０と他の回路との間の連結
を省略しである。

実施例では各処理素子群と連結する２つのマスターイン
ターフェースがあるが、ひとつのマスター・インターフ
ェースが命令実行処理素子の番号ヲ格納する実行マスタ
ー・インターフェースとして選ばれなければならなし・
。（関係−するプロセッサー・バスも同様に実行バスと
呼ばれことになる）マスター・インターフェース間の実
行機能の割り当調整は実行制御回路に依り制御される。

特に、コンピューターシステムがＯＮ状態になった時又
は何らの目的でシステム・リセットが生じると、冗長マ
スター・インターフェースのひとつが命令実行処理素子
の番号の記録の為に選ばれなければならない。即ち、双
方のマスター・インターフェースカフロセッサー・バス
及びシステム・バスにアクセスする為要求を処理するが
、非実行マスター・インターフェースは処理素子間の命
令実行機能の調整に関してはスタンバイの立場をとる。

実施例ではこの選択は予め決められたプログラムに依っ
て行われる。

インターフェースがパワー・アップされると、リセット
・ロジックがその内部ステータス・レジスターを復帰さ
せる。各マスター・インターフェースはパワー・クリヤ
の後所定の時間が経過してから、もし他方がすでに実行
マスター・インターフェースとして記録していないなら
、自らがそれを行う。この所定の時間はシーケンス制御
ロジックろ４０が発するクロック・シグナルを分割して
決められる。クロック・シグナルを分割する数はコンピ
ューター・キャビネット内のマスター・インターフェー
ス・モジュールの物理的位置に依り決定されろ。もし冗
長マスター・インターフェースが同時にＯＮ状態になる
と一方のユニットが（もし正常に機能するのなら）常に
他方に先んじて実行マスター・インターフェースとなる
。

２つのうちいずれが実行マスター・インターフェースで
あるかを決定する為に、各マスター・インターフェース
開路はその決定を行う２つの実行バス制御ユニットろ５
０．　　ろ５５を含む。

特に、マスター・インターフェース間の選択は実行バス
制御ユニッ）３５０，３５５に行われる。

該制御ユニットは一方が故障となるかも知れないことを
想定し、信頼性向上の為２重に設けられている。各実行
バス制御ユニツ）３５０．’３５５は関係するマスター
・インターフェースの状態の決定を示す信号を出力する
。該制御ユニットの出力信号が高電圧信号の場合その関
連するマスター・インターフェースは実行マスター・イ
ンターフェースである事を示し、低電圧信号の場合には
スタンバイのインターフェースであることを表わす。

該制御ユニッｌ−３５０，ろ５５の出方信号は各々ＡＮ
Ｄゲート６６００Åカ側に付与され、該出力信号とＡＮ
Ｄゲート６６ｏの出力信号は各マスター・インターフェ
ースから、処理素子と他のマスター・インターフェース
を含む他のコンピューター・モジュールに送られる。

もし上述の６つのステータス信号のうち少（とも２つが
関係するマスターインターフェースが実行インターフェ
ースであることを示すなら、それは実行マスター・イン
ターフェースとして受は入れられる。特に実行バス制研
ユニッ）３５０゜６５５の各々は４つの入力を受ける。

この４つの入力はスタンバイのマスター・インターフェ
ース内のバス制御ユニットの６つの出力信号と、現在の
実行バスが故障であると決定された場合処理素子に依っ
て出力されるプロセッサー・バス転較要求である。該制
御ユニツ）３５０，３５５は各々そのマスター　・イン
ターフェース内でスタンバイのマスター・インターフェ
ースの出カスるステータス信号を監視する。もしスタン
バイのインターフェースが実行インターフェースとして
宣言すると、モニターは借電圧信号をその出力から出し
、現在の実行マスターシリンダーはその実行機能を停止
する。この操作は常に唯ひとつのマスター・シリンダー
が実行機能を担い、故障のマスター・インターフェース
が誤って実行機能を担うことがないように保証するもの
である。

システム演算中、各処理素子はプロセッサー・バスへの
アクセスに必要な時間、アクセスされたいかなる装置か
らの応答を得るのに必要な時間、及びプロセッサー・バ
スを通る制御及びデーターと関係するパ１）ティ情報等
を監視する。

もしこれらの時間が所定の限度を超えるかパリティが崩
されると故障状態が表示される。この故障状態はそれを
検出した処理素子をして診断ルーチンを開始せしめ、故
障の原因且つ冬の故障が一時的なものか恒久的なものか
を調べろ。もし故障が一時的な場合、その旨が記録され
て演算を続ける。もし恒久的で非実行バス内に起った場
合、処理素子は後続のずべてのアクセスが実行バスノミ
に対してなされるようにステータス・ビットをセットす
る。もし故障が実行バスに起った場合、処理素子は主メ
モリーのステータス・レジスターに適切なステータス・
ワード９を記入してその事実を表示する。そしてその処
理素子は、他の処理素子が現在の実行バスが不良である
事を認識しているか否かを確める為にそれらの素子のス
テータス・ブロックを読み出す。もし該処理素子がその
旨の確証を終えると（又はそれがシステム中唯−の演算
を行っている処理素子であるがもしくはどのプロセッサ
ーーバスを介しても主メモリーと連絡がつかない場合）
、その処理素子は非実行マスター・インターフェースが
実行機能を引き継ぐように要求する。後に詳述するが、
処理素子からの適正な要求は非実行マスター・インター
フェースに実行機能を引き受けせしめ、現在の実行マス
ター・インターフェースにその機能を停止させる。

レジスター・ファイル機能、実行機能移転と処理素子間
の調整に於ける該ファイルの役割、記憶素子及び周辺素
子について説明する。レジスター・ファイルはレジスタ
ー３１０〜３３５から構成される。各レジスターは同時
にビットを必要な数だけ格納できる既知の臨時記憶素子
である。該レジスター・ファイルはプロセッサー・バス
・インターフェース６０５から６６ビツト信号を入力す
る。この３６ビツト入力信号は既知回路でありパリティ
・チェッカー回路６４５に供給される。該回路６４５は
プロセッサー・バスの信号の転送中に起るエラーを検出
する。レジスターはシーケンス・ロジック３４０．Ｆ択
ロジック３６５、バス仲裁ロジック６７０及びインクラ
ブド回路６７５の制御に依り情報を受は格納する。

特に実行制御機能は実行制御ワード・レジスター３１０
に依り調整される。該レジスター６１０は実行プロセッ
サーへの未決の要求を表示し、現在の実行プロセッサー
の番号を表わ°すのに用いられる。現在の命令実行処理
素子がその命令実行機能を他の処理素子に移転する時、
新しい実行処理素子の番号と、機能の移転が起る旨をそ
れに知らせるインクラブドレベルを表わすコードと共に
該レジスターろ１０に格納する。

さらに、実行命令機能は一連のインタラブド・信号の制
御に依り各処理素子間を移転する。本実施例では、処理
素子に区別されるインタラブドは７種又は７レベルある
。第１〜３のインクラブド・レベルは処理素子から周辺
素子に対するインタラブドの要求をする時、従属インタ
ーフェースに依って使用さ）ｔろ。第４のインクラブド
・レベルは後に詳述する様にＲ−ジ・フォールトに関係
しテ用いられる。第５，６のインクラット・レベルは実
行制仰の移転に使われ、第フィンクラブト・レベルは内
部的に不良又はステータス状態の決定に処理素地に依り
使われる。

特に、現在の命令実行処理素子が次の命令実行処理素子
の番号を確認すると、その番号を実行制御ワード・レジ
スターに格納し、もしその新しい命令実行処理素子が実
行プロセッサー要求を出していない場合は、マスター・
インターフェース回路に命じて第６レベルのインクラブ
ド信号を出させる。このレベルの信号に依り全ての処理
素子は新しい命令実行処理素子の番号を読み取る。もし
新しい命令実行処理素子が実行プロセッサー要求を出し
ている場合は、第５し又ルのインクラブド信号が出され
る。通常のデーター処理中は処理素子は第６及び第７レ
ベルのインクラットに応答するだけだが、処理素子が実
行プロセッサー要求をする前にその素子はレベルの優先
順位を下げそうすることで第５レベルのインタラブドに
応答ができるようになる。マスター・インターフェース
に設定されたすべてのインクラブドは、インタラブドさ
れた装置が実行制御ワードに応答し、読みとると、除か
れる。

実行制御ワード・レジスターの情報の実際の配列は第４
Ａ図及び第４Ｂ図に示しである。該レジスターは６６ビ
ツトで第０〜６１までのビットは情報の格納に使われ、
第６２〜６５ま゛でのビット＆：Ｉ：　１．！：［：知
のエラー検出原理に従うエラー検出用のパリティ・クー
１−”Ｙ格納する。第４Ａ図は命令実行処理素子に書き
込まれようとしている時の実行制御ワード・レジスター
のデーク一部の構成を図示している。第４〜７までのビ
ットは新しい命令実行素子を表わす４ビツトのプロセッ
サ一番号り−１−’を含む。

第８ビツトはマスター・インターフェース・インクラブ
ド回路に依り出力されるインタラブド・レハルヲ示スレ
はル・ビットである。通常の演算では、インクラブド・
レベルは第５レベルカ第６レヘルである（概に述べたよ
うに、第５レベルのインクラブドは処理素子に対しもし
該素子がすでに実行プロセッサー要求を出してしまった
場合にさしせまっている実行機能移転を知らせる時に使
われ、第６レベルのインタラブドばそのような要求を出
していない処理素子に実行機能移転を警告する時に使用
される）。残りのビットは実行制御ワード・レジスター
が処理素子に読み敗られる時点でアクセスされる情報を
含んでいる。

第４Ｂ図は処理素子に読み取られている時の実行制御ワ
ードレジスター内の情報の配列を示している。第０〜６
．１２〜１９及び２８〜３１のビットは処理素子に依り
出される実行プロセッサー要求を臨時に格納するのに使
われろ。各ビットはそれぞれひとつの処理素子と連結し
ている。もしビットが１”の場合連結する処理素子が実
行プロセッサー要求をした事を表わし、“０″の場合は
その要求を出していない事を表わす。第４〜７ビツトは
実行処理素子の番号を表す４ビツト２進符号である。

第８ビツトはインクラブド・レベルを示す（即ち第５又
は第６インタラプト・レベル）。実行ＩＩＪ御レジスタ
ーろ１０はシステム中に有効な実行処理素子が在るか否
かを示すのに用いる追加的な９番目のビットを含む。こ
のビットは有効な実行処理素子が存在するか否を決定す
る為にノξワー・アップの後又はリセット後にプロセッ
サーにより点検される。

次の２つのレジスター、即ちバス′−゛７クセス要求レ
ジスターろ１５と工／○インクラブド・レジスターろ２
Ｏは実際にはひとつのレジスターの２つの部分である。

バスアクセス要求レジスター３１５は各処理素子と連結
するビットを含み、このビットは関連する処理素子が現
在プロセッサー・バスにアクセスを要求しているか否か
を表わす。

該レジスターろ１５の情報はバス仲介ロジック６７０に
依りバス・アクセスの配分（後述する）に使われるか又
は処理素子に性能監視上の目的の為に読みとられる。

入出力イノタラブト・レジスター３２０は現在最高レベ
ルのインクラットを出力しているバス・アダプターか記
憶素子の番号に関する情報を含む。

特に第４Ｃ図に示す如く、８つのビット（第５゜６．９
，１０，２１，２２，２５及び２６ビツト）がインタラ
ブドを要求している記憶素子又は周辺装置の番号を格納
する。第４．８．２０及び２４ビットはインタラブドの
場合に処理素子のプログラムが続行される対象となるア
ドレスを示すインクラブド・ベクトルを格納するのに使
われる。２つのビット（第７及び１１ビツト）は要求を
している記憶素子か又はバス・アダプターに依り出され
るイノタラブト・レベルを表示する（通常、これらの装
置に依るインクラブ）・はレベル１〜６である） 第６図に於いて、インタラブド要求レジスター６２０は
インクラブド回路６７５に依り書き込まれ読み出される
。インクラット回路ろ７５は選択信号を出し、この信号
は記憶素子及びバス・アダプターに依って出された未決
の要求の有無を従属インターフェースに問い合わせるの
に使われる。

インタラブド回路６７５は現在インクラブドを要求して
いるバス・アダプター又は記憶素子の番号を表わす信号
を従属インターフェースから受けとる。これらの入力か
ら該回路３７５は最高しくルのインクラブドを要求して
いる素子の番号を決定する。この番号の情報は関係する
インクラット・レイルとベクトルと共にＩ１０インクラ
ブド・レジスター６２０内の適切な位置に格納される。

さらに、インクラブド回路３７５はバ°ス６７６及びプ
ロセッサー・バス・インターフェース３０５を経由して
インタラブド情報を処理素子に送る。

インタラブド回路３７５に依り遂行される追加的機能は
４−ジ・フォールト・レジスターろ２５との調整に依る
ｎ　Ｋ−ジ・フォールト”・イノタラブトである。特に
、すでに述べた如く、内部格納の翻訳出を用いて仮想メ
モリー翻訳を行う処理素子は必要な翻訳情報が内部メモ
リーに格納されてないと決定するかも知れない。この状
況でＲ−ジ・フォールトが起り、その処理素子は必要な
情報を他の位置（通常は周辺バス上のディスクの様な２
次的記憶素子）から取り出す為に実行処理素子の援助を
依頼する。援助の依頼の時、ｋ−ジ・フォールトを生じ
た処理素子は投−ジ・フォールト・レジスター６２５中
にその番号とＯ）・フォールト依頼が隊行されようとし
ていることを示すビットと共に記録される。さらに欠陥
Ｒ−ジの仮想アト９レスも加えられる。第４Ｄ図に示す
如く（−ジ・フォールト依頼がなされると、該レジスタ
ーろ２５の最初の４つのビットはベージフォールトのあ
った処理素子の番号を含む。第４ビツトは依頼が未決か
又は受は入れられたかを示すステータス・ビットである
。欠陥ズージの仮想番号は第７〜２３ビツトから成るデ
ーター・ビットニ含まれろ。

Ｒ−ジ・フォールト・レジスターろ２５に情報が書き込
まれると、そのことはり−１６７２を介してインクラブ
ド回路ろ７２に伝えられ、リード６７２は即座に処理素
子に対しインクラブドを出す。実行処理素子はＲ−ジ・
フォールト・レジスターろ２５内の情報を読み取り且つ
既知の仮想メモリーの操作に従って二次的記憶位置から
必要な翻訳情報を取り出すことでこのインクラブドに答
える。欠除していたは−ジが主メモリーに持ち込まれた
後、実行処理素子はプロセッサー・インターフェース６
０５経由でこの情報の実アドレスなＲ−ジ・フォールト
・レジスター６２５に書キ込む。さらに特筆するなら、
該レジスター６２５に格納された情報は、第４Ｅ図に示
ス如く、バージフォールトを依頼した処理素子の番号（
第０〜６ビット）、完了ビット（第４ビツト）、及び必
要なＲ−ジの実アドレス（第１２〜３１ビツト）を含む
。該レジスター３２５の新情報の存在はインクラブド回
路ろ７５をしてインタラブドを出し、それに対し−ぐ−
ジ・フォールトｚ生じた処理素子が応答する。

他の２つのレジスター、即ち、ステータス・レジスター
ろろ０と命令レジスター６３５はマスター・インターフ
ェース内のレジスター・ファイルに含マれろ。ステータ
ス・レジスター６３０は各種の欠陥状態を示すステータ
ス・ビットを含む。

命令レジスターは選択された診断テストを行うのに使わ
れる情報を含む。これらの２つのレジスター６ろ０，３
ろ５の操作は本発明にとって重要ではないのでその説明
は行わない。

バス仲介ロジック６７０はプロセッサーバスに対する処
理素子のアクセスを制御する。特に、各処理素子に依る
そのプロセッサー・バス（Ｃ対するアクセスは関係する
マスター・インターフェースに依り制御される。バス仲
介ロジック６７０は、後に詳述するが、ある番号順にプ
ロセッサーバスに対するアクセスを許可する。

実施例のコンピューター・システムは複雑な構成となり
得るので、もしすべてのモジュールがシステム・バスに
直接アクセスを許されたら、それに必要なバス仲介機構
は煩雑となり非能率的となるであろう。それ由、第２次
記憶装置から主メモリーへの直接のデーター転送（ＤＭ
Ａ転送）の場合でさえも、処理素子のみがプロセッサー
バスとシステム・バスの制御を行う。処理素子がバスへ
アクセスを許されると、該素子はそのバスが実際に利用
可能になる時を知る為にバス・コントロール・ラインを
監視する。そのバスが利用可能になると即座に該素子は
そのバスを介してアクセスすべきバス・アダプター又は
記憶素子のアドレスと転送すべきデーターの量を表わす
コードを送り出す。非ＤＭＡ転送の場合、処理素子はア
ドレスされた素子又は装置が確認信号を出すまで待機す
る。

その処理素子が確認信号を受けとると、長さが予め決め
られたデーター・ブロックを転゛送する。一方、ＤＭＡ
転送にあっては、最初のアドレスの後処理素子は確認信
号を待ち、それから第２の素子又は装置に第２のアドレ
スとデークーの長さを表わす情報を送る。最初のアドレ
スがデーターの行き先を示し、第２のアドレスはデータ
ー・ソースを示す。一旦、双方のアドレスが確認される
と、デークー転送は素子間又は装置間で直接に継続され
る。有利な点は、もし同じメモリー・バス上に位置する
記憶素子と周辺装置の間でＤＭＡ転送が起ると、第２の
ＤＭＡアドレスが確認されると即座にプロセッサーバス
とシステムバスが他の処理素子にとっても利用可能とな
り、か（てバス容赦を著しく拡大できる。さらに、処理
素子に依る情報転送の制御に依り、通常は不可能なある
転送が出きるようになる。例えば、ＤＭＡ転送が周辺装
置（バス・了ダブクー経由）と２つの記憶素子の間で同
時に起る場合（この場合６つのアドレス、２つのデータ
ーの行き先、及びひとつのソースが処理素子に依り送ら
れる）、もしくは２つの記憶素子の間で直接に起る場合
等、前者の転送形態は欠陥に強いコンピューターがバッ
クアップ機能を付与する場合に有用であり、後者の転送
は欠陥に強いコンピュータやデーター共有システムがデ
ーターの第２コｅ−を付与する場合に有用である。

第５図は実施例のモジュール型コンヒ０ニーター・シス
テムの従属インターフェースのブロック図である。この
従属インターフェースはバス・インターフェース５１０
に依りシステム・バスに連結され、バス・インターフェ
ース５１５に依り関連するメモ１）−・バスに連結され
ている。、Ｃス・インターフェース５１０は６６本のア
ト８レス・チーター・ライン及び関係する制御ラインと
１４本のバス・インクラブド・ラインの為ＦＣ５”波及
び緩衝を行う。

同様にバス・インターフェース５１５は１０本のインク
ラブド・ライン（２つのインクラブド・レベル・ビット
、４つのインクラブド・ソースコードピット、及び４つ
のパリテ・ｒ・ビットから成る）と６６本のアトゝレス
・データー・ライス（３２の情報ビットと４つのバイト
・／ｅリテイ・ビット）、及び従属インター・フェース
からメモリー・バスへそして最終的に記憶素子又はバス
・アダプターへ情報を転送する為の関係ある制御ライン
の為にＰ波及び緩衝を行う。６６ビツト内部データー・
バス５４０上の情報は、受とったアトゝレス及びデーク
ーのパリティ点検を行うパリティ・チェッカー回路５２
０に付与される。情報は入力情報を解読腰診断に使われ
る選択された命令を確認し、又処理素子に故障状態を表
示するのに用いられろ関係ある記憶素子又はバス・アダ
プターの状態を格納する命令ステータスロジック５２５
にも付与される。

メモリー・バス・インターフェース５１５を通る１０本
のインターラット・ライン及びシステム・バス・インタ
ーフェースを通る１４本のインターラブド・ラインはイ
ンクラブド・ロジック５３０に連結している。インタラ
ブド・ロジック５３０は既知の回路を含み、インクラッ
トを要求する信号を出しているのは関係する記憶素子又
はバス・アダプターのうちどれかを決定するのに用、い
る選択シーケンスを出力する。特に、各記憶素子又はバ
ス・アダプターはインクラブドを検出する為に予め決め
られた順で選択又は審査さ、Ｉする。従属インターフェ
ースはマスター・インターフェース内でインクラブド回
路により選択される（以下に詳述する）従属インターフ
ェースに検ＩＢされたどのインタラブドも、マスター・
インターフェースに位って受は取られた選択ジグカルに
対応してバス・インターフェース５１０を介しシステム
バスでマスター・インターフェースに伝達される。

従属インターフェース全体の操作はユニット内の他の回
路に同期信号を付与する既知のクロック及びシーケンス
発生回路を含む制御ロジック５３５に依り制御同期され
る。

第６図は記憶素子の詳細なブロック図である。

全記憶素子は同形の回路を含むのでここでは重複を避け
る為ひとつの素子について述べろ。各記憶素子はインタ
ーフェース６１０，６１５に依す２つの冗長メモリー・
バスに連結している。各インターフェース回路は１０本
のインクラット・ライン（６情報ビツトと４パリテイ・
ビット）、６６本のアドレス・データーライン（ろ２情
報ビツトと４バイト・パリティ・ビット）、及び数本の
関係ある制ｆｇｌラインの為にｐ波及び緩衝を行う。

入力するアｌ−゛レス情報はインターフェース６１０゜
６１５に依り内部アドレス・バス６２０に転送され、そ
こではその情報はアドレス検出発生回路６５５に付与さ
れる。該回路６５５は関係ある記憶素子が応答するよう
にプログラムされたアドレスを解読、検出する。さらに
、既知の原理に従って、該回路６５５はＲＡＭアレイ６
７０に格納されたデーター・ブロック（１２８バイト）
にアクセスするのに必要ブＺ一連のアドレス情報を出力
する。該回路６５５の出力するこれらの情報はＲＡＭタ
イミング制御回路６６０に付与される。該回路６５５は
ＲＡＤφアレイ６７０の制御に必要なタイミング信号（
横縁列アドレス・ストローズ）及び制御信号（チップ・
セレクト）を発生する既知の回路を含む。さらに、ＰＩ
ＡＭタイミング回路６６０はＲＡＭアレイ６７０の情報
にアクセスするのに必要なアト゛レス・ＩＪ　−ド（横
縦列アドレス）を駆動し、また該アレイ６７０に於ける
情報喪失を防ぐ為に循環的な再生信号を付与する回路を
含む。

ＲＡＭアレイ回路６７０は３２０　６４にダイナミック
Ｂ　Ａ　Ｍ　７．Ｉ−、含む。これらのＲＡＭは伝統的
なタイプのもので半導体メーカーから市販されている。

該回路６７０は横８列縦８列に配列されている（２　３
２ビツト・ワードゝ、８・ξリテイ・ビットの横列）。

ＲＡＭタイミング制御制御回路６６亮０ ・バス６２０経由で出力されるア１ー゛レス信号に応答
して、ＲＡＭアレイ回路６７０はエンコーダー／デコー
ダー６４５に格納された情報及び関係ある格納されたパ
リティ・チェック・ビットン付与する。エンコーダー／
デコーダー６４５はＲＡＭアレイ回路６７０から取り出
した４０ビツトの符号化した情報を受け、既知のエラー
訂正法に従って信号ビット・エラーを検出訂正するのに
８ビツト・パリティ情報を用いる。、さらに、既知のエ
ラー検出法に従って８ビツトのエラー訂゛正コードを用
いてすべての２重ビットエラー及びほとんどの６重ビッ
ト・エラーを訂正する。エンコーダー／デコーダー６４
５はステータス・フラグを用いて発生したエラーを表示
する。エンコーダー／デコーダー６４５はまた正しいか
又はエラー訂正回路で訂正済みのすべての取り出された
情報と一緒に送るバイト・パリティ・ビットを出力する
のに用いられる。ＦｉＡＭアレイ回路６７０から取り出
した６２ビット情報ワードは６６ビツト内部データー・
バス６２０及び、インターフェース６１０゜６１５を介
して、メモリーバスとコンピューター・／ステム内の他
のユニットに付与される。

他の回路としてインクラブド・ロジック６６０゜ステー
タス命令ロジック６６５．・ξクー・モニター回路６４
０．並びに制御シーケンサ−６５０を含むメモリー回路
がある。制御シーケンサ−６５０はその各種操作中に記
憶素子のシーケンスに使う制御同期信号を発生する。こ
、ｌｔらのシーケンス信号は標準的な方法で作られる。

パワー・モニター回路６４０はシステムの電源を監視し
、記憶素子に電源が最初に通された時にクリヤ又はリセ
ット信号を出す。さらに、該回路６４０はスタンバイの
電源のみが使えるような状態を検出しそれによって記憶
素子が再生モードになる。どれしま電源節約を実行しつ
つも格納された情報を喪失しないようにする為である。

ステータス制御回路６６５は欠陥時に処理素子による外
部アクセスの為にステータス情報（例えば各種欠陥状態
や欠陥のある時にアドレスがアクセスされた場合等）を
格納する。該回路６６５はまた処理素子から命令を受け
る。このような命令は診断テスト及び他の診断機能を始
める時に使われる。

インクラブド・ロジック６３０は記憶素子に於いて欠陥
が生じた場合並び記憶素子の最初のパワーア、ツブ時に
記憶素子が機能し筐える状態にある事を表示する為にマ
スター・インターフェースに対しインクラブドな開始す
る。

第７図は本実施例のシステムに周辺装置を結合するのに
用いられるバス・アダプタ二周辺バス・アダプターのブ
ロック図である。特に、このバス・アダプターはバス・
インターフェース７０５゜７１０を介し冗長メモリー・
バスに結合している。

各バス・インターフェースは１０本のインクラブド・ラ
イン（６情報ビツト及び４パリテイ・ビット）、６６本
のアドレス・データー　・ライン（３２情報ビット及び
４バイト・パリティ・ビット）並びに数本の関係ある制
御ラインの為にｐ波及び緩衝を行う。６６本のアト９レ
ス・デークー・ライン上の情報はバス・インターフェー
スを介して内部アドレス・データー・バス７２０に送ら
れろ。同様にインクラブド・ネットワーク回路７３０依
り出された情報は内部インクラブド・バス７２０に送ら
れバス・インターフェース７０５，７１０を経由してメ
モリー・バスに転送される。

インタラブド・ネットワーク回路７６０は欠陥状態、パ
ワーアップ開始状態、入出力操作の完了及び他の状況を
示すインタラブド情報を発生し、インタラシト・バスに
転送する既知の回路を含む。

周辺装置からメモ１）−・バスへのデーター情報並びに
メモリー・バスから周辺装置及び周辺バス・インターフ
ェース（ＰＢＡ）への命令並び蹟ア１−゛レス情報は内
部データー・バス７２０を経由して命令データーチャン
ネル７６５〜７５０に転送される。命令データーチャン
ネル７６５〜７４０は処理素子の出す命令情報（周辺装
置に依る入出力操作を行わせる情報等）を受け、周辺；
バス・アダプター内のマイクロプロセッサ−７８４に依
るアクセスの為の命令情報を格納する。さらに各命令デ
ーター・チャンネル７ろ５，７４Ｇは周辺装置に出力さ
れろか、もしくはそこに転送される入出力データーを２
にバイトまで緩衝できる。

他の２つの命令・データー・チャンネ／Ｉ／７４５゜７
５０は命令情報を受は取り格納するが緩衝機能はない。

内部データー・バス７２０上の情報は、メモリー・バス
から受ける情報上のバイト・パリティを点検し、検出さ
れたいかなるエラーの存在を合図するパリティ点検回路
７２５により点検される。

バス・アダプター回路には、処理素子のアクセスの為の
、例えば欠陥状態や周辺装置の状態等のステータス情報
を格納するステータス・レジスター７５５が含まれる。

制御シーケンサ−７６０は各種バス・アダプター操作に
必要な順序を決められ制御信号を出力する回路を含む。

命令データー・チャンネル７６５〜７５０を通る命令及
びデーターは局地データー・バス７６５に伺与され、そ
こからバス・インターフェース７７０に行＜。バス・イ
ンターフェース７７０とそれと対をなずバス・インター
フェース７７５（周辺バス・アダプター内に位置する）
は、両者を相互に結合する１６ビツト幅バスを経由して
バス・アダプターと周辺バス・アダプター回路間のデー
ター及び命令信号の為の転換及び緩衝を行う。

周辺バス・アダプター（ＰＢＡ）は、バス・アダプター
に依って受けとられ周辺バスに連結された周辺装置の利
用に付する為に適切に配列されるデーター及び命令信号
の転換を行う。特に、バス・インターフェース７７５ケ
通るデーター及び命令は入力ＰＢＡデーター・バス７８
０に付与−される。

該バス７８０にはマイクロプロセッサ−７８４が連結さ
れており、該マイクロプロセッサ−７８４は周辺バス・
アダプターの操作を制御し、バス・アダプターと周辺装
置間のフォーマット情報の調整、管理の為に使用されろ
。本実施例に適合するマイクロプロセッサ−はインテル
社製の８０８５型がよい。またマイクロ・プロセッサー
はこの８０８５型の種糸プログラムを用いてもよい。

該・２スフ８０の情報は、バネ・アダプターとの間の情
報を臨時に格納するチーター・バッファー７９２に付与
される。このデーター・バッファー７９２へ臨時格納さ
れた情報は後にバス・インターフェース７９５へ転送の
為出力データー・バス７８１に送られてもよい。

該バス７８０上の情報はパ１）ティ点検発生回路７８２
に依る転送エラーの有無の点検を受ける・特筆するなら
、該回路７８２は２つのバス・インターフェース７７５
，７９５からのデーターのパリティ・ビットを点検し且
つこれらのインターフェース間のデーター転送にパリテ
ィを゛設定する。

周辺バス・アダプター回路に含まれるものとして、タイ
マー回路７９０の制御の元で、インクラット・バス７８
５を経由してマイクロプロセッサ−７８４に付与される
インクラブドなプログラム可能の間隔で発するインクラ
ブド・ロジック回路７８７がある。該回路７８７は周辺
バス（インターフェース７９５及びバス７８５経由）及
びノｚス・アダプター（バス・アダプター・インターフ
ェース７７５及びインクラブド・バス経由）からのイン
タラシトを、マイクロプロセッサ−７８４操作の制御に
使うインクラブド信号に翻訳する。

出力データー・バス７８１には特別のプリンター・イン
ターフェース７９４が連結され、ラインプリンターへ該
バス７８１の情報を転送するため周期及び配列を行い制
御信号を付与する。

第８〜１５図はマスター・インターフェースの回路を詳
しく表した図である。すでに述べたように、マスター・
インターフェースはプロセッサー・バスをシステムバス
に連結させ、処理素子間の実行制御機能の交代の調整及
びインクラブドに依る記憶素子及び周辺装置と処理部間
の情報の交換の調整を行く回路を含む。マスター・イア
１−７工−ス回路を構成する回路を以下に詳しく述べる
。

バス・インターフェース（第８．１０，１１゜１６〜１
４図に部分図）、第１び第２実行・τス制御℃１１ユニ
ット（第８図）、バス仲介ロジック及び実行プロセッサ
ー要求ロジック（第９，１０図）、レジスター・ファイ
ル（第１１．１２図）、並ヒにインクラブド回路（第１
６〜１４図）。回路の残りの部分（シーケンス制御ロジ
ック、・々リテイ・チェッカ及びリセットロジック）は
既知のものであり、従ってここでは説明しない。さらに
信頼性向−Ｌのため、以下に述べる回路の多くは本実施
例では２Ｎに設けられている。２重の回路の出力が特別
な方法に組み合わされている場合は２重の回路全体につ
いて説明されているが、それ以外の場合は一方の回路に
つ〜・てのみ記述される。

以下に述べる回路説明に於いて、本文の簡略化の為いく
つかの取り決めが採られて℃・ろ。例えば工Ａ　Ｉ　Ｉ
Ｊ−）’上の信号はＩＡＩ信号と′呼ばれていろ。ＩＴ
　Ｉ　ｎのイニシアルを付けた信号名又はリード名はマ
スター・インターフェース回路の内部に用いられる（例
えばＩＡＩ）。信号名の頭に括弧に入れた数字が付いて
いるものはその数字のついた図面の回路より発せられた
信号であることを意路する。例えば＜９１　■Ａ　Ｉは
第９図の回路の出力したＩＡＩ信号である。同様に、信
号名の末尾に括弧に入れた数字が付いているものは、そ
の数字のついた図面の回路へ転送される信号を意味する
。

例えば工Ａ　Ｉ　（７］は第７図の回路へ送られる工Ａ
Ｉ信号である。信号のうち低電圧で有効フ、仁ものは星
印■が付いている。（例えば、ＩＡＩ”は低電圧で有効
である）高電圧で有効な信号にはこの印はついていない
。

さらにマスター・インターフェース回路は図示していな
いが標準型クロック回路の出すクロック信号により同期
される。特に、マスター・インターフェースの大部分は
、プロセッサー・バス及ヒシステム・バスへのデーター
及びアト９レス到着に同期させる６入力クロツク”信号
（ＩＦＩＧＫ　）に依は約１０ＭＨｚ　の方形波信号で
ある。他のクロック信号がタイミングのずれ及びロジッ
ク間の競合を避ける為用いである。これらの信号はＩＲ
ＣＫ信号を１０億分の１秒台の単位で遅らせたＩＦＩＣ
ＫＥＬ信号な含む。ＩＲＣＫＤ５０　　及びＩＲＣ：Ｋ
Ｄ１６０　クロック信号は工Ｆ！ＧＫ信号をそれぞれ１
０億分の５０秒及び１０億０６０秒遅らせたものである
。該ＩＲＧＫＤ５０及び工ＦｉＣＫＤ６０信号は゛窓″
を有しそれによってマスター・インターフェースの出す
他の信号がバスの為の発信及び受信回路と確実に周期す
ることを保証する（後述する）。

実行バス制御回路が第８，８Ａ図に示しである。

すでに説明したように、この回路は、コンピューター・
システムの電源投入時又はリセット時、もしくは２つの
マスター・インターフェースのうち一方が故障した時、
どちらの冗長マスター・・インターフェースが実行機能
を担っているかを確認する。信頼性向上の理由から、こ
のバス制御回路の一部は同形の２つの部分８００．８０
・・ら゛に分割さｊｌ、ている。該回路の詳しい図は第
８Ａ図に示してルンろ。後述するが、この分割された回
路８００゜８０６は組み合わされていて、一方に故障が
生じてもマスター・インターフェースが誤って実行制ｆ
ｉ１１機能を担おうとするような事は起らない。

特に、実行バス制御回路がゾロセッサー・バス経由で要
求信号を受けとると、この信号は現在の実行マスター・
インターフェースにその実行機能を他のマスター・イン
ターフェースに渡すように依頼する。コンピューター・
システムの運ｉＥ　中、もしどれかの処理素子が実行マ
スター・インターフェース又は関係するプロセッサー・
バスが故障した事を示すエラーを検出すると、その処理
素子はスタンバイのマスター・インターフェースが実行
機能を担うよう依頼する。さらに特筆するならこの依頼
はマスター・インターフェースに依りプロセッサー・バ
スを介して端子８０１，８０８で受けいれられろ。該端
子８０１，８０８はゾロセッサー・バスを経由して全処
理素地に並列に連結している。すでに述べたように、各
処理素子は同形の半分に分割されているので、端子も２
つある。

マスター・インターフェースがそのような依頼に応答す
るには、双方の端子に同時に接続されなければならない
。

実行制御機の変換の要求は処理素子がＰＺＶＥ１３Ｒ”
リード及びＰＺＷＥＢＲ”　　ＩＪ−ドに低電圧信号を
出すことによってなされる。これらの信号は端子８００
及び８０１にそれぞれ供給され、そこからシュミット・
トリガー限界ゲー）８１２，８２０（フロセッサーウバ
ス・インターフェースの一部を成す）にそれぞれ供給さ
れる。該ゲー）８１２゜８２０は５ｖ正電圧に接続して
いる。従って、もし端子８０１，８０８での入力信号が
該ゲート８１２．８２０の限界価よりも低し・と、該ゲ
ート８１２．８２０はそれぞれ高電圧信号を出す。該ゲ
−）８１２の高電圧出力信号はインバーター８３０．８
６１により低電圧出力信号に変換される。該ゲート８２
０の高電圧出力信号はインバーター８４３．８４４によ
り低電圧出力信号に変換される。インバーター８３０．
．８４４−のそれぞれの出力信号はリード１８０２．１
８０３を介して第８Ａ図に示すゲート８４５０入力側−
へ供給される。

もしこれらの出力信号が共に低電圧（処理素子の両半分
が共に実行機能の移転を要求している事を意味する）の
場合、該ゲート８４５は高電圧信号を出力し、それはゲ
ート８５８の下部入力側に供給されろ。類似の回路が冗
長回路８０ろにもある。

ゲー１−８５８は、その・低電圧入力側で高電圧信号を
受けると高電圧信号を出力し、それはカウンター８６ろ
の“ロード”入力側（ＬＤ）に供給されろ。カウンター
８６６はプリセットのできるカウント・アップ及グウン
型４ビット２進カウンターの従来型のものである。さら
に特筆するなら、カウンター８６ろはそのＬＤ側で高電
圧信号を受けると作動を開始する。しかし、カウンター
８６ろはそのＬＤ側に高電圧信号が供給される前に、そ
の入力側、即ち入力側Ｂ、Ｇ、ＤＫ現われる信号価にプ
リセットされている。入力側Ａ、入力側Ｂはアースされ
ており入力側Ｃ１入力側りは５■正電圧に接続されてい
る。入力側Ｃは信号リード工Ａ王に接続している。この
リードは実行制御ロジック回路盤のプラグが接続するソ
ケットのピンに接続している。特に、Ｉ　Ａ　Ｉ　ＩＪ
　−ト’χ通る実際の信号はマスター・インターフェー
スのプラグがどのインターフェース・スロットに接続さ
れて℃１ろかに依存している。つまり、一方のマスター
゛インターフェースにとってリートゝ工Ａ工を通る信号
は高電圧であり、他方のマスター・インターフェースに
とってはそれは低電圧である。従って、一方のマスター
・インターフェースのカウンターは１２にプリセットさ
れ、他方のマスター・インターフェースのカウンターは
８にプリセットされる。

カウンター８６６のダウン・アップ入力側（Ｄ／Ｕ）は
カウント可入力側（ＣＴＥｔｉ）　　と共にアースされ
ているので、該カウンター８６６は内部クロック・ロー
）’ＩＣＬＫ工を経由して供給されろクロック・パルス
に依って数え上げる（カウントアツプ）。従って、マス
ター・インターフェースのスロットへの接続状況に応じ
クロッ゛り・／ｇルスて４〜８パルスの遅れのあと、カ
ウンター８６６（モジュロ１６カウンター）はその出力
側ＱＤＫ低電圧信号を出し、その信号はゲート８６８の
上部入力側に供給される。

ゲー１−８６８，８６９はフリップ・フロップ形態をと
り、このフリップ・フロップはその入力側て低電圧信号
が入るとセット状態になる。該ゲート８６８，８６９か
ら成るこのフリップ・フロップは七ソト状態でロー）’
Ｉ　ＥＸＥＣ工（９，１４）に高電圧信号を出力する。

これは実行制御ユニットの上半分が実行制御機能を担お
うとしている事を示す信号である。ＩＪ　−）Ｉ　ＥＸ
ＥＣ王を通る高電圧信号はＮＡＮＤゲート８８４の上部
入力側へ供給さ才りろ。該ゲート８８４はその下部入力
側でリードＩＥＢＭＳＫ２　　を通る信号を受ける。こ
の工ＥＢＭＳＫ２”■ 信号はマスク信号でテスト用に使われ、通常は該ゲート
８８４を操作する高電圧信号である。この時該ダート８
８４ばその出力側で低電圧信号を出す・ 該ゲート８８４の出力側の低電圧信号はゲート８８７．
８８８，８８９　（プロセッサー・バス・インターフェ
ース回路の一部を成す）に供給される。ゲート８８８，
８８９はひとつのシステム・ノ乏スとひとつのプロセッ
サー・バスの信号ラインなトゝライブして信号を処理素
子と他のマスター・インターフェースに送るドライバー
・ゲートである。ゲート８８４の出力側の抵電圧信号は
インバーター８８７に依す変換され、マスター・インタ
ーフェース・ステータス・レジスター・ファイルのレジ
スターに供給され、そのレジスターはマスター・インタ
ーフェースの上半分が実行機能を要求している旨を記録
する。端子８９３，８９４の低電圧信号はシステム・バ
スを経由しくライン５ｘｃＥＢｓｚ”を介して）、他の
マスター・インターフェースに供給され、且つプロセッ
サー・バスを経由しくう苦 インＰＺＣＥＢＳ２　　を介して）処理素子に供給され
る。

マスター・インターフェースの２分した一方の内部回路
内の故障により間違ってマスター・インターフェースが
実行制御の機能を担う゛ことのな（・ように、ゲー）Ｅ
３６８，８６９から成るフリップ・フロップの高電圧出
力信号もまたインバーター８８２に依り変換され、低電
圧信号としてゲート８８５の上部入力側に供給されろ。

ゲート８８５の下部入力側はマスター・インターフェー
スの冗長部８０６の回路から類似の信号を受けとる（こ
の回路の下半分は実行制御機能を請求することで処理素
子からの依頼に答える）。該回路の両半分が正常に機能
していると仮定して、低電圧信号がゲート８８５の両入
力側に現われると、該両入力側は高電圧信号をゲート８
８乙に供給する。ゲート８８６はり−１−１ＥＢＭＳＫ
Ｉ”に現われるマスク信号に依り操作される。（Ｉ　Ｅ
ＢＭＳＫ信号はＩ　ＥＢＭＳＫ２”信号と似たテスト機
能を行う）。

この時ゲート８８６はインバーター８９０に低電圧信号
を供給する。インバーター８９０へノ低電圧信号は高電
圧信号として出力され内部ステータス・レジスターに供
給される。ゲート８８乙の低電圧信号出力に応答して、
ゲート８９１，８９２は端子８９５，８９６に低電圧信
号を供給する。

端子８９５へのこの信号はシステム・バスを経由して（
ライン５ＸＣＥＢＳ１”を介して）他のマスク−・イン
ターフェースに供給され、同様に端子８９６への信号は
プロセッサー・バスケ経由して（ラインＰＺＣＥＢＳ１
”を介して）処理素子へ供給される− 冗長ユニット８０６内の上述したのと同一の回路もまた
低電圧信号を端子８９７，８９８に出力しこれらの信号
はライン５ＸＣＥＢＳＯ”及びＰＺＣＢＳＯ”　−＆介
しそれぞれ他のマスター・インターフェース及び処理素
子に供給される。

すでに述べた如く、実行制御機能を担うにはマスター・
インターフェース回路の出す６つの実行制御信号のうち
２つが合致する必要がある。従って、対を成す端子８９
３／８９４．８９５／Ｂ９６．及び８９７／８９８　の
信号のうち２つが、実行制御機能を担う方のマスター・
インターフェースにとって低電圧信号でなくてはならな
い。通常、これらの信号の全部は、処理素子の要求に対
応してマスター・インターフェースの両半分が低電圧信
号を出すだめに、低電圧信号となっている。もし回路の
片側に故障が起り誤って実行バス信号が出てしまし・、
バスの他の半分が実行バス信号を出していない場合、ゲ
ート８８５は不能となり、従って実行バスイ言号な出さ
ない。従って、マスター・インターフェースが実行制御
機能を担おうとへている事を示すのは６つの出力信号の
うちひとつだけとなる。ゲート８８５に故障があった場
合も同様の結果となる。即ち、ひとつの信号だけが影響
を受けろ。後述するように、３つの信号のうち２つがマ
スター・インターフェースが実行制御を要求しているこ
とを示さないなら、これらの信号は他のマスター・イン
ターフェースに無視されろ。

特に、他のマスター・インターフェースからの３つの出
力信号はライン５ＹＣＥＢＳＯ”　及び５ＹＣＥＢＳ２
”（ｆｆ経由Ｌ、ｉ子８０６，８０４，８０２をそれぞ
れ介してシステム・バスから送られる。これらの信号は
ゲート８１８〜８１４によりそれぞれＦ波され、インバ
ーター８３２〜８４２に変換される。Ｆ波され変換され
た信号はゲー）８４７゜８４８．８４９　　に供給され
る（２重回路の一万８０３の場合は類似のゲートに供給
）。信号は又インバーター８３２，８３６，８４０　　
により変換され工５ＬＶ２〜ｌ５ＬＶＱ信号として内部
ステータスレジスターに供給される。ゲート８４７〜８
４９はＮＯＲゲ−１８５０と共に、もし端子８０２〜８
０（Ｓの６つの信号のうち２つ以上が低電圧の時にゲー
ト８５０から低電圧信号を出す１過半数″ロジック回路
を構成する。ゲート８５０の低電圧出力信号はインバー
ター８６１１Ｃ変換されＴＴＬ、ノイズ・フィルターＯ
モジュール８６５に供給され該モジュール８６５はノイ
ズ・パルスが回路機能を妨げないように保証する。回路
８６５の出力側の高電圧信号は少しの遅れの後ＮＯＲゲ
ート８６７の上部入力側へ供給され、該ゲート８６７は
低電圧信号をゲート８６９の下部入力側へ送り、それに
よって内部実行フリップ・フロップをクリアする。

この動作はマスター・インターフェースの上半分をして
、それが実行制御機能を停止した事を示す高電圧信号を
その実行制御出力側に供給する。

同様に、故障又は他の原因から、マスター・インターフ
ェースが実行側ｉｌｌを停止すると、実行制御出力側は
高電圧信号を出し、同信号は他のインターフェースに送
られろ。この様な高電圧信号に対応して、ＮＯ’Ｂゲー
ト８５０の出力側は高電圧となり、ゲートＢ６０ｆｙし
て高電圧信号を出力せしめイ）。同信号はカウンター８
６４のロード入力側ＬＤに供給されろ。カウンター８６
４はカウンター８６６と同様に作動し、接続するマスタ
ー・インターフェースの位置に依って決定される予め定
められた時間の遅れ後、その出力側ＱＤＫ高電圧信号を
出力する。同信号はゲート８６８，８６９から成る内部
実行フリップ・フロップをセットし該フリップフロップ
はマスター・インターフェースをして実行制御機能を担
わせしめる。

実行バス制御ロジックには、システムのノξクー・アッ
プ時又＆ｆ１．モジュールが演算系に挿入された時にす
べての内部カウンターをリセットするパワーオン・リセ
ット回路が含まれている。特にこの回路の各半分８００
，８０３はそれぞれ、内部回路にクリア・パルスを供給
すＲＣ時定数遅延回路が設けられている。回路８００で
はこのＲＣ遅延は抵抗８２４及びコンデンサ−８２６に
より与えられろ。最初のパワー・アップ時、コンデンサ
ー８２６の放電に依り、ゲート８２８の入力側に低電圧
信号を付与する。この信号はゲー１−８２８の出力側で
高電圧信号となり、それはインバーター８２９に変換さ
れて低電圧信号となってリードＩＲＣＬＲＩ”を流れる
。短い遅延時間の後コンデンサー８２６はゲート８２８
の限界価までに充電する。この時、該ゲート８２８はそ
の出力側に低電圧信号を出す。この信号はインバーター
８２９に変換され高電圧信号となってＩＪ−）ＩＲＣＬ
Ｒ工”を通る。リ−１−”工ＲＣＬＲＩ”の低電圧信号
はゲート８５７．８５８，８６０のひとつの入力側に供
給される。

該ゲート８５７，８５８，８６０はカウンター８６２゜
８６５．８６４のロード入力側に低電圧信号製付与しそ
れに依ってこれ等のカウンターをプリセットし且つこれ
等のカウンターをして入力側Ａ、Ｂ、Ｃ１Ｄから並列荷
重操作を行わせしめる。

並列荷重操作後のカウンター８６３，８６４の作動はす
でに説明した。カウンター８６２は内部リセット及びク
リア信号に最小パルス幅を確保するのに用いられる。特
に、その入力側Ａ、Ｂ、Ｃ１Ｄはアースされており、従
ってカウンターは０から数え上げて行くことになる。出
力側ＱＤはす七ソト回路の残余の部分の制御に使われ、
その低電圧信号に依りリセット信号が発せられろ。その
１１セット信号はＩＣＬＫＩクロック信号の最少パルス
数８つで出力されろ。ＩＣ：ＬＫＩクロック信号は１０
ＭＨｚ　　クロックに依り出力され、マスター・インタ
ーフェースのリセット回路を制御するのに使われる。特
筆するなら、ロービＩＣＬＫ工経由で供給されるクロッ
ク信号の制御の元で、カウンター８６２は作動を開始し
、８パルスの後その出力側ＱＤから高電圧信号が出てく
る。この時点はリセット期間の最終点であり、カウンタ
ー８６２の作動をカウント再入力側ＣＴＥＮ経由で停止
させる。

計数期間中、＋１−　）’　Ｉ　ＰＦＩＥＳ　Ｉ≠の低
電圧信号はゲート８７８の上部入力側へ供給される。こ
れにより、ゲート８７８は高電圧信号をリート’　工Ｃ
ＬＲＩ（１０）に付与し、同信号はゲート８７９に変換
さ」ｔて低電圧信号としてリードＩＣ：ＲＩ芳（９，１
２，１ろ。

１５）に供給されろ。この低電圧信号は、電源投入時又
はリセット中に、＋１−）’１８０７を介してマスター
・インターフェースのリセット部分に付与される。

工ＣＬＲＩ／工ＣＬＦＩ工”リセット信号は、マスター
・インターフェースが実行制御機を引き受けろ時又はあ
け渡す時に発生される。特に、リート９ＩＥＸＥＣ工（
９，１４）の実行制御はフ１ｊツブ・フロップ対８７５
７８７６０入力側りに供給される。フリップ・フロップ
８７５の出力側Ｑはフ１ｊツブ・フロップ８７６の入力
側りに接続している。両フリップ・フロップは内部クロ
ック信号（ＩＣＬＫＩ）に依りタイムを取られろ。両フ
リップ・フロップは＋１−）’ＩＰＣＬＲＩ”のりＩＪ
アイ言号に依ってり１）アしてもよい。フリップ・フロ
ップ８７６の出力側Ｑとフリップ・フロップ８７５の出
力側Ｑ苦（ま杉ト他的ＯＲゲート８７７の入力側に接続
−して℃・る。

従って、安定状態にある時、両フリップ・フロップ８７
５，８７７の出力側は同電圧である。該ゲート８７７の
下部入力側は７１）ツブ・フロップ８７６の変換出力側
に接続しているので、該ゲート８７ノは高電圧信号な出
力し、同信号はゲート８７８の下部入力側へ供給される
ので、ゲート８７８は応答しない。しかし、実行側（財
）機能の交代時、フリップ・フロップ８７５，８７６の
出力側は異った電圧価となり、それに依ってＯＲゲート
８７７はゲート８７８の下部入力側に低電圧信号を供給
し、該ゲート８７８はすでに述べたようにクリア信号を
出力する。

第９．１０図はマスター・インターフェースが処理素子
に依って出されたバス・アクセス要求及び実行プロセッ
サー要求を処理する時に用いる回路を示している。さら
に、第９図は従属インターフェースから受けた外部イン
クラット要求を処理する時に用いる回路の一部を示しで
ある。

実施例のコンピューター・システムに於いて、処理素子
はプロセッサー・バスを介してシステムの他の部分と連
絡する。すでに述べたようにプロセッサー・バスへのア
クセスはマスター・インターフェースに依って制御され
ろ。従って、マスター・インターフェースは、プロセッ
サー・バスがコンピューターのデーター処理にとって障
害となることを妨ぐ為に、処理素子に依って出されろバ
スへのアクセス要求を合理的計つ有効な原理で処理する
必要がある。通常、そのような要求機構は完全な並列又
は直列原理による。しかし本システムに於いては、プロ
セッサー・バスについて１６までの処理素子を設けるこ
とができるので、完全並列原理の場合、バス・アクセス
要求に対し専用の３２本のり−ドが必要である（要求を
受ける為に１６本のり一部と、確認用に１６本のり一部
）。

しかし直列選択機構も用いることができる。しかしこの
方法は前者に比べ時間の点で効率的でないし、又本実施
例に於いてバス・アクセス要求に用いた場遅延が大きな
問題となりうる。

しかし、本発明の他の特徴に従って折衷直列要求機構が
用いられ、３２本のり一部°を必要とせずにしかも冗全
並列安求処理方式の利点を得るのに成功している。特に
、各処理素子はバス・アクセス群に割り当てられている
、各ガス・アクセス群は４つまでの処理素子を含む。も
し、システムが処理素子を４つしか含まない場合、ひと
つのバス・アクセス群が構成される。もし、コンピュー
ター・システムに４〜８つの処理素子が連結するなら、
バス・アクロ゛ス群は２つになる。８つ以上の処理素子
の場合、４つのバスアクセス群が用いられろ。各バス・
アクセス群は選択期間又はタイム・スロットが割り当て
られ、その期間中にバス・アクセス群と連結している処
理素子はマスター・インターフェースにバス・アクセス
要求を行つ。

処理素子はそれ自身に恒久的に割り当てられたバス・ア
クセス要求リードに信号を送ることでバス・アクセス要
求をする。しかし、各バス・アクセス群に割り合てられ
ている処理素子は４つなので、最大で４本のバス・アク
セス要求ラインが必要であイ）。このため、全処理素子
は循環的な選択期間中に同じ４本のバス・アクセス要求
ラインを通してバス・アクセス要求をする。

全部のバス・アクセス群はバス・アクセス要求をする磯
会を与えられろと、各処理素子にマスター・インターフ
ェースより同門信号が付与され、これによってシステム
をゼロ選択期間に同期させる。従って処理素子はこのゼ
ロ選択期間をもってバス・アクセス要求を特徴とする特
に、この同期信号により全処理素子は自らの番号の数を
カウンターに入れろ。同カウンターは数を逆に数え下す
ことで処理部がどのバス・アクセス群に属しているかが
確認できる・ さらＩＣ、バス・アクセス要求はバスが実際に使用可能
になる前に予め許可されろ。バス・アクセスを許可され
た処理素子は、すでに述べたようにバスが使用可能にな
るのは何時かを知る為にノζス制御ラインを監視する。

このやり方で処理素子間のバス利用の移転に於いてほと
んど時１ト１の無駄がない。

バス要求が４本のライン上乞事実上マルチプレックス的
に送られるので、マスター・インターフエースは４本の
ライン上の信号を解読する為の回路が必要である。この
回路が第９図の上半分と第１０図に示されている。第９
図の上半分にバス・アクセス選択回路が示されており、
その下半分は後述するインタラブド処理に関係する回路
を示している。

第９図の上半分には処理素子に依って出されるバス・ア
クセス要求及び実行プロセッサー要求の為に用いられろ
選択カウンターが示されている。

ｆ択期間又はタイムスロットは従来の４ビット四期２進
カウンター９０５によって設定されろ。カウンターは、
低電圧信号がそのロード入力側ＬＤに供給されると、入
力側Ａ、Ｂ、Ｃ，Ｄよりプリセットが可能である。カウ
ンター９０５は、本発明のコンピューター・システムの
実施例にて用いられる選択期間の数を示す信号を受ける
（この数は作動可能な処理素子の数に関係する）。各選
択時間はＩＲＣＫＥＬクロック信号の２クロツク・パル
ス分に等しい。

選択期間の数は適当な信号源にジャンパーで連結された
り一ドＩＬＴ９８Ｍ、ＩＬＴ５８Ｍ、ＩＬＴ５８Ｍ”に
供給さｉする信号によって決められる。カウンター９０
５はコンピューター・システム内の処理素子の数に応じ
て６つの異る順序を設定する。即ち処理素子が４つまた
はそれ以下の場合、５つから８つの場合、及びその以上
の場合に対応し異る選択期間となる。もし処理素子が４
つ又はそれ以下だと、ＩＪ−１−’ＩＬＴ５８Ｍの信号
は高電圧である。

同様に処理素子が８つ又はそれ以下だとり一ド工ＬＴ９
ＢＭの信号は高電圧である。もしリート９ＩＬＴ５８Ｍ
及びＩＬＴ９８Ｍの信号が低電圧であると、これは処理
素子が９つ以上あることを意味する。

リートゝＩＬＴ９８Ｍ、ＩＬＴ５８Ｍの信号はカウンタ
ー９０５のプリセット入力側に供給され、同カウンター
は数え初めの最初の数を決める。カウンターはクロック
信号工ＲＣ：ＫＥＬの制御の元でその計数を行う。カウ
ンターは数え初めの数から計数を開始し、最終価の１５
に、達すると高電圧信号が出力側ＲＣＱに出る。同信与
：はインバーター９１５に変換され低電圧信号としてロ
ートゝ入力側ＬＤに供給され、それに依ってカウンター
を最初の数にプリセットし、再び同じ操作をくり返す。

インバーター９１５の出力側の低電圧信号はリードＩＰ
ＣＲＣ”　ＱＯＩに供給され、バス仲介回路のある部分
をリセットするのに用いられる。

カウンター９０５の出力側ＲＣＯに出る高電圧信号はフ
リップ・フロップ９３５の入力側りに供給される。該７
１ノノノ・フロップ９３５は１ノード工ＥＢＴＣＫの時
計信号に依ってタイムをとられる。

このクロック信号は同期パルスの為の窓を設定しそれが
プロセッサー・バス回路（ＥＣＬロジック）と適切Ｋｍ
能するよう保証する役をする。フリップ・フロップ９ろ
５の出力信号はゲート９４０に介して端子９４１，９４
２に供給されろ。該端子９４１．９４２の出力信号は、
内部カウンターを同期させて選択処理を行わせしめるよ
うに、プロセッサー・バス内のラメンＦＥＺＴＡＳＹＮ
を介して処理素子に供給されろ。ゲート９４０はフリッ
プ・フロップ？３５の出力するＴＴＬロジック・しばル
信号なＥＣＬロジック・レベル信号に変換シ後者の信号
はプロセッサー・バスの部分で使用さ才する。

カウンター９０５の出力信号はゲート９１０゜９２５及
び匂デコーダー９６０の入力側ＩＢに供給される。ゲー
ト９１０の下部入力側はＩＬＴ５８Ｍ”　信号を供給さ
れ、その出カイ言号はＯＲゲート９２０に供給されろ。

排他的ＯＦ！ゲート９２０はゲート９１０の出力信号と
り−ドＩＡＩの信号を比較する。後者の信号は、すでに
述べた様ニ、その接続スるマスター・インターフェース
回路盤の物理的位置に対応する論理価ン有す。該ゲート
９２０の出力側は暑デコーダー９６０の入力細工Ａに接
続している。

該デコーダー９６０は従来型のロジック回路でその入力
側ＩＡ、ＩＢに供給される２進符号の価及びその可動入
力側Ｇに供給される低電圧信号に対応しその出入側ＩＹ
Ｏ〜１Ｙろのひとつに低電圧信号を付与する。該デコー
ダー９６０の入力側Ｇはインバーター９２５の出力側に
接続している。この為、該デコーダー９６０はカウンタ
ー９０５に制御されて決められた選択期間に従って、そ
の出力側ＩＹｏ〜ＩＹ３に一連のタイミング信号を出力
する。

もしシステムが４つ又はそれ以下の処理素子を含む場合
、低電圧信号がデコーダー出力側に供給される。リード
工ＰＥＢ拾１０）〜ＩＰＥＤ黄００）は高電圧に維持さ
れろ。後述するように、これらの信号は１選択期間の長
さである。他の場合、即ち、実施例ノコンピュータ・シ
ステムが５〜８の処理素子を有する場合、低電圧タイミ
ング信号がり一ドＩＰＥＡ”（１０）とＩＰＥＢ芳００
）に交互に供給され、２つの選択期間を設定する。本実
施例が９つ又はそれ以上の処理素子を含む場合、低電圧
信号がリードＩＰＥＡ　　（１０）〜工ＰＥＤ”（１０
）に順に供給される。これ芳 らのタイミング信号は、後述するように、どの処理素地
がバスにアクセスを許されるかケ決定するバス仲介ロジ
ックを制御するのに用いられる。

インバーター９２５の出力側からのタイミング信号（回
路の他の部分の為のタイミング信号とし９５０に供給さ
れる。該ゲート９４５，９５０は１０億分の５０秒及び
１０億０６０秒遅延されたＩＲＣＫクロック信号（リー
ドＩＲＣＫＤ５Ｃ１及び工ＲＣ：ＫＤ６０をそれぞれ通
る）から成るタイミング信号に作動せられ、２つの遅延
タイミング信号をロードエＰＢＴＣＫ（１０，１５）及
びＩＰＢＲＣ：Ｋ（１０゜１１）に供給する。これら遅
延タイミング信号は後述するように、バス仲介ロジック
の操作に用いられる。

バス・アクセスを要求する処理素子を選択するロジック
は図１０に図示しである。概に述べたように、本発明の
別の特徴によれば、アクセス要求はバスが実際に利用可
能になる前に許可されるので、処理素子間の実行機能の
移転には時間的な無駄がない。特に、新しいバス・アク
セス要求がタイムを取られてラッチ１０２５〜１０２８
に格納され後述するように、ＲＯＭ１０３０〜１０４０
の仲介プログラムに依り処理される。その間、・バスは
処理素子（その番号はラッチ１０５０，１０６°０に格
納されている）の制御を受けろ。ノミス・アクセスを許
可さｆ”した処理素子がその要求ラインから降りると新
しい処理素子の番号がタイムを取られラッチ１０４５に
格納される。次に、ラッチ１Ｄ４５の内容がラッチ１０
５０〜１０６０に転送されろとノＱスの制御要求が許可
される。

処理素子に依って出されたバス・アクセス要求はライン
ＰＺＶＢＡＲＯ”〜ＰＺＶＢＡＲ３”上の関係あるプロ
セッサー・バスケ介しマスター・インターフェースに供
給され、端子１００５〜１００８に出６゜前に述べた発
明の選択機構に従って、すべての処理素子は関係ある選
択期間中に４本のラインの１本ニ対しバスアクセス要求
ｖ−ｒる。

この要求信号はシュミット・トリガー限界ゲー）　１０
１０〜１０１３によりＰ波されろ。Ｐ波さ」ｔだ信号は
４ビツトランチ１０１５の入力側１Ｄ〜４Ｄに供給され
、（９）ＩＰＢＲＣＫ信号によりタイムを取られてラッ
チ回路に格納される。

出力ラッチ１０１５から出る信号は、その信号の出され
ろ選択期に応じて、タイムをとられラッチ１０２５〜１
０２Ｂのひとつに格納される。特に、ラッチ１０２５〜
１０２８は前に述べた選択カウンター回路に出力されろ
タイミング信号ｔ９）ＩＰＥＡ”〜（９）ＩＰＥＤ黄に
依り制御される。該信号＋９１工ＰＥＡ苦■ 〜（９１１ＰＥＤ　　はラッチ１０２５〜１０２８の作
動入力側０１に、供給される。このため、コンピュータ
ー・システムに９つ又はそれ以上の処理素子があると仮
定すると、処理素子に依って出され最初の選択期間に振
り当てられたバス・アクセス要求はタイムをとられラン
チ１０２５に格納される。処理素子の出した第２の選択
期間に振り当てられたバス・アクセス要求はタイムをと
られラッチ１０２６に格納される。第６の選択期間に出
されたバス・アクセス要求はタイムをとられランチ１０
２７に格納され、第４の選択期間に出されたバス・アク
セス要求はタイムをとられランチ１０２８に格納される
。

バス・アクセス要求はＩＲＣＫＥＬクロック信号に実際
にタイムをとられラッチ１０２５〜１０２８に格納され
る。

各ラッチ回路の出力側１Ｑ〜４Ｑは対刀芯するＲＯＭの
アｌ−”レス入力側ＡＯ〜Ａ７に接続している。各ＦＩ
ＯＭＩＯ３０〜１０ろろは、コンピューター・システム
に用いられる仲裁アルイルを実行する２５６−４ビツト
・ワードＲＯＭである。該ＦＩＯＭ１０６０〜１０ろろ
は市販されている従来種の、既知の方法でプログラムで
きるＲＯＭである。多種のフルゴ゛ルがＰｔ０Ｍ１［）
ろＤ〜１Ｄろろにプログラムできろが、実施例に適した
アルイルは循環タイプの仲裁アルイルで各処理素子は番
号を付与され処理素子はバス・アドレス信号順に割り当
てられる。

このような機構で、最も後の方でバスを使用した処理素
子は次のバス使用では最も遅い慶先順位を伺与される。

該ＢＯＭ１１］３［１〜１０３３はラッチ１０４５の出
力側から、現在バスを制御している処理素子の番号を示
す４つのアドレス信号を受ける。これらのアドレス信号
ｔで対応して、各ＲＯＭ１０６０〜１０３６は吟味中の
要求を出した処理素子群の中から最優先の処理素子を選
ぶ。特に、各ＦＩＯＭ１０３０〜１０３３は４つの出力
側ＱＯ〜Ｑ３に有す。アドレス入力側に現われる情報及
び内部プログラムに対応して、該出力側ＱＯ，Ｑ１はバ
ス・アト゛レス要求を出した処理素子群のうち最優先の
処理素子の番号の低位ビットを出力する。又該出力側Ｑ
２゜Ｑ６は処理素子群内に他の要求カー出ているか否か
を示すコード及び、もしそうなら要求を出した複数の処
理素子の中に最優先の素子はいるか否な示すコードを出
力する。

ＲＯＭ１０３０〜１０６６の出力側Ｑ２　、Ｑ３の出力
信号は、同ＦＩＯＭに類依するがそれよりわずかに’ｆ
’Ｈｔの大きい仲裁ＲＯＭ１０４０のアドレス入力側Ａ
２〜Ａ９に供給されろ。ＲＯＭ１０４０のアト９レス入
力側ＡＯ，ＡＩは（ラッチ１０４５の出力側から）現在
プロセッサー・バスを制御しているバス・アクセス群の
番号を示す情報ケ供給されろ。

該ＦＩＯＭ　１０４は、そのアト９レス入力側の情報及
び内部プログラムに対応して、処理素子群の中からバス
・アクセスを許可されるべきひとつの素子を選ぶ。ＲＯ
Ｍ１０４０は６つの出力信号を出す。

即ち出力側ＱＯ，Ｑ１からの２つの出力１号はバス・ア
クセスが許されろことになる処理素子の４ビツト処理素
子番号コードの高位ビットである。

またＦ！０Ｍ１０４０はその出力側Ｑ２に、出力ラッチ
に現われる処理素子下、Ｄ、は有効である事を示す有効
ピッ）Ｙ出力する。Ｆ！０Ｍ１０４０の出力側Ｑ［］、
Ｑｌの出力する２つの処理素子Ｉ−Ｄ、を示すビットは
二重４／１マルチプレクサ−１０６５の入力側Ａ、Ｂ及
び中間ランチ１０４５０入力側３Ｄ。

４Ｄに供給される。

マルチプレクサ−１０６５はその入力（１１ｃＱ〜１Ｃ
ろ及び２ＣＯ〜２Ｃ３で、バス・アクセスを許されるべ
き処理素子を確認１−るＲ　ＯＭ　１０３０．１０３３
に依り出力されろ２つの低位処理素子１．Ｄ、ビット、
ＲＯＭ１０４０に出力されその選択入力側Ａ、已に供給
される信号の制御の元で、マルチプレクサ−１０３５は
ＲＯＭ１０３０〜１０６６のひとつからＩ、Ｄ、信号を
選び、それをその出力側ＩＹ、２Ｙに供給する。同信号
はそこからラッチ１０４５の入力側ＩＤ、２Ｄに供給さ
れる。

このように、バス・アクセスを許される処理素子の全番
号コート９はＲＯＭ１０４０とマルチプレクサ−１０６
５に依り中間ラッチ１０４５の入力側１Ｄ〜４Ｄに供給
される。該入力側は工ＲＣＫクロック信号の制御の元で
タイムをとられランチに格納される。中間ランチ１０４
５はその出力側１Ｑ〜４Ｑで対応１−ろ信号ケ出力する
。これらの出力信号はすでに述べたように、ＲＯＭ１０
３０〜１０６６に供給され、バスに最終的にアクセスし
た処理素子の番号を表示する。該ラッチの出力信号は出
力ランチ１０５０の入力側３Ｄ　、４Ｄ及び６Ｄに供給
される。ラッチ１０４５の出力側ろＱの出力信号は排他
的ゲート１０４６に依り入力信号工ＡＩ”と組み合わさ
れランチ１０５００Å力側に供給されろ。ラッチ１０４
５の出力信号は出力ラッチ１０６０にも供給される。該
ラッチ１０５０，１０６０　と関連するゲート　１０６
１〜１０６５．１０７０〜１０７４は、　（９）ＩＰＢ
ＴＣＫ信号の制御の元で行う端子１０８０〜１０８４．
１０９０〜１０９４経由の中間ラッチ１０４５の中味の
プロセンサー・バスへの転送を制御する。該端子からの
信号はバス・アクセス許可ライン（ＰＺＶＢＡ（，０”
黄　　　　　　　　　■− 〜ＰＺＶＢＡＧ３　、　ＰＺＶ／ＢＡＧＯ−ＰＺＷＢＡ
Ｇ３”）を経由して処理素子へ供給さｉ％、どの処理素
子がバスへのアクセスを許されたかを示す。バス・アク
セス許可ライン上の処理素子Ｉ、Ｄ−が有効であること
を示す追加的ビットがプロセンサー・バス■ −ラインＰＺＶＢＡＧＶ　　、ＰＺＷＢＡＧＶ”　上？
ニゲ−ト１０６５及び端子１０８４並びにゲート１０７
４及び端子１０９４を経由して転送されろ。すでに述べ
たように、該ピントはＲＯＭ１０４０に出力され、リー
ト’（９）ＩＰＣＬＳＢ”　に現われフリップ・フロッ
プ１０４７の入力側Ｊ、にへ入力される信号の側倒の元
で、ゲート制御さ才１．てゲート１０４８．１０４９を
経由する。入力信号はＩＲＣＫ”信号によりタイムをと
られフリップ・フロップ１０４７１＼入力される。

フリップ・フロップ１０４７の出力は（９）ＩＰＢＴＣ
Ｋクロック信号にタイムをとられラッチ１０５０．１０
６０に転送される。

バス仲介ロジックはラッチ回路１０２０に出力されるク
リア信号Ｉ　ＢＡＣＬＦＩ　、　Ｉ　ＢＡＣＬＦｉ”に
依りクリアされてもよい。該ラッチ回路は工ＲＣＫＥＬ
クロック信号に依りタイムをとられ、υ−ト’１９）Ｉ
ＰＣＦｉＣ”の低電圧信号に依り作動状態となる。・ξ
クー・クリアの間又は他のリセット操作の間、リート９
（８：ＴＣＬＲ工には高電圧信号が出る。この信号はラ
ンチ１０２０をクリアし、その全出力側１Ｑ〜４Ｑに低
電圧信号な出力１−る。出力側１Ｑは１１　１．’ＩＢ
ＡＣＬＲ”に接続している。リードよりＡＣＬＲ■に供
給された低電圧信号はバス仲介ロジックの回路の部分を
リセットするのに用いられる。該信号はまたインバータ
ー１０２１に変換され高電圧信号としてリードＩＢＡＣ
ＬＲに供給されバス仲介ヨシツクの他の部分をリセット
するのに用いられる。

ランチ１０２０がリード（８！ＴＣＬＲＩ上の信号に依
りクリアされると、工ＲＣＫＥＬ　クロック信号の制御
に依り情報のタイムをとり始める、ラッチ１０２０の入
力側と出力側は高電圧信号が入力側４Ｄに供給されるよ
うに接続されている。該信号は出力側４Ｑ、３Ｑ、２Ｑ
及び１Ｑを循環し、リード工ｐｃＲｃ”上の低電圧信号
と同時に発生する４つのＩＲＣＫＥＬパルス信号が出た
あと、クリア信号ＩＢＡＣ：Ｌ鱈及びＩＢＡＣＬＲが除
かれる。

第１１図は実行制御ワードの一部である実行プロセッサ
ー要求レジスターに連結する回路を示す。

この回路は最大１６までの処理素子からの実行機能を担
う要求を受ける。特に該回路の設計は４つの処理素子群
から実行プロセッサー要求を受けら才１．るようになっ
ており、このような要求はバス・アクセス要求と同様な
方法で選ばれる。４本の実行プロセンサー要求ライン、
ＰＺＶＥＰＲＯ”〜ＰＺＶＥＰＲろは処理素子からの情
報をプロセンサーバスヲ経由して１６の処理素子の為に
転送する。

特定の選択期間の間、その選択期間を振り当てられ４つ
のうちのどの処理素子でもプロセッサー・バスの実行プ
ロセッサー要求ラインに対し要求を出きる。要求はター
ミナル１１００，１１０３で受けられる。これらの要求
は限界ゲー１−１１１０〜１１１３にＰ波され、（９）
ＩＰＢＲＣＫクロック信号の割面に依り、タイムをとら
れ保持ラッチ１１１５に格納されろ。該ラッチ１１１５
は、マスター・インターフェースが実行制御機能を要求
していないのなら、＋＋−ト（８！　Ｉ　ＥＸＥＣＪ上
の信号によりクリアされてもよい。

該保持ラッチ１１１５の出力信号はラッチ１１１６〜１
１１９に供給される。さらに特筆するなら、該ラッチ１
１１５の出力信号は、リード（９１工ＰＥＡ”〜（９）
ＩＰＥＤ”上の信号の決定１−る各選択期間中てラッチ
１１１６〜１１１９のひとつに供給されろ。すでに述べ
たように、これらの信号は第９図の選択ロジックに依り
出力されろ。このようにして、各選択期間の間、そのＭ
Ｍを割り当てられた処理素子の実行プロセッサー要求は
選ばれ格納されろ。４つの選択期間が終ると、実行機能
の移転を要求しているかも知れない１６の処理素子のど
の素子からの実行プロセッサー要求はラッチ１１１６〜
１１１９のひとつに格納される。これらのラッチの出力
側１Ｑ〜４Ｑは内部データー・バスに接、読しており、
その出力信号は転送回路（図示せず）によりプロセンサ
ーバスに供給されるようにしてもよい。それによって現
在の実行処理素子は他のどの処理素子が実行機能の移転
を要求して艷るかを知ることができろ。

ラッチ１１１６〜１１１９は、もしマスター・インター
フェースが実行機能を要求していないのなら、リード上
の高電圧信号によりクリアされるがもじれない。

さらに、第１１図に示すごとく、フリップ１１６゜１１
４０、及びゲート１１２５，１１３２．１１３４から成
る回路はインクラブド回路に制御信号を出方する（以下
に詳しく述べる）。この制御信号により、未決の実行プ
ロセッサー要求がない時に新しい実行プロセッサー要求
がなされたという状況にある時、インタラブド回路はイ
ンクラットを出す。

ゲート１１１２００Å力側は保持ラッチ１１１５の変換
出力側に接続している。対応する処理素子が実行プロセ
ッサー要求を出すとラッチ１１１５の出力側のひとつか
ら低電圧信号が出力される。ゲート１１１２０に低電圧
信号が入力されるとその出方側で高電圧信号が出力され
フリップ７０ツブ１１３゜の入力側Ｊ及びゲート１１２
５の上部入力側に供給される。このようにして、もし実
行プロセッサー要求が選択期間中に受けとられると、フ
リップ・フリップ１１６０はセットされる。

該フリップ・フロップ１１６０の出力側はゲート１１ろ
２，１１３４の入力側に接続している。該ゲー）１１３
２．１１３４はり一ト’（９）　工ＰＧＲＣ，”上の低
電圧信号により作動される。同ロード上の低電圧信号は
選択期間ごとに出されるので、フリップ・フロン７’１
１３０の出力信号は同期間ごとに１つゲート制御されて
フリップ・フロフッ１１４００Å力側に供給される。さ
らに特筐するなら、フリップ・フロップ１１３０がセン
トされろと、ゲート１１６２は作動状態となり、フリッ
プ・フロフッ１１４００Å力側Ｊに高電圧信号な送る。

同様に、ゲート１１ろ４は不能となり、フリップ・フロ
ップ１１４０の入力側Ｋに低電圧信号を送る。次にＩＦ
５に時計パルスが出力されると、フリップフロップ１１
４０はセットされ低電圧信号をリードＩ　Ｎ　Ｆ　Ｐ　
Ｒ”（４）に供給する。同信号は第１４図に示すインク
ラブド制御ネットワークに供給され、勇往の実行処理素
子にインクラブドを送る。

フリップ・フロップ１１６０の出力信号がフリップ・フ
ロップ１１４０に送られようとしている時点で、フリッ
プ・フロン７”１１３０　　はゲート１１２５によりリ
セットされろ。リード（９）工ＰＣＲＣ”に出てくる眞
終カウント信号はゲート１１２５の下部入力側へ供給さ
れろ。従ってゲート１１２５は作動せられ、もしゲート
１１２０の出力信号が未決の実行機能要求の無い事を示
す低電圧信号であるなら、高電圧信号を７リツプ・フロ
ップ１１６０の出力側Ｋに送り、これをリセットする。

もし実行機能要求が未決のままであり、且つゲート１１
２０の出力信号が高電圧の場合、ゲー）１１２５は不能
となりｔ亥ノリツブフロップ１１６０はセットされたま
まとプ、【　る　。

リート’　Ｉ　ＶＡＬＥＩ上の信号に依りフリップフロ
ップ１１３０．１１４０をプリセットしてもよい。

この信号はステータス回路に依り出力され、有効な実行
処理素子がない場合は低電圧信号である。

該リード上の低電圧信号はフリップフロップ１１３０．
１１４０のプリセット入力側に供給され同フリップフロ
ップをプリセットの状態に保ち、これによってインタラ
ブド制御回路に対しインタラブド要求が出力されるのを
防ぐ。

第１２図はページ・フォールト・レジスターと実行制御
に関係する回路を図示している（実行プロセンサー要求
を格納するレジスターは第１１図に示して歩）る）。内
部データー・バスからのデーターを臨時に格納する別の
レジスターもまた図示されている。第１２図の回路はほ
ぼ同形をした２つの半分のひとつである（本実施例では
これらの半分は工”及び”Ｊ”で表わされこれらはマス
ター・インターフェース内部データー・バスの２つの半
分゛Ｗ”及び“■”に情報を送る）。簡略化の為、回路
の両半分のうちひとつだけを図示している。他の半分は
同形の構造であるがパリティ・レジスターを持たない。

各半分は１６のページ・フォールト・ワード・ビットと
４つの実行制御リード・ビットを有する。

内部データー・バス上に現われるデーターは保持レジス
ター１２０５〜１２２０に供給さ°れる。同しシスター
は各々従来型の４ビツトラツチから構成される。データ
ーは、リードＩＨＬＤＧＫ上のクロック信号に依りタイ
ムをとられラッチに格納される。同信号はマスター・イ
ンターフェース・シークーンス制倒回路に依り出力され
、マスター・インターフェースの操作を同期−ｆる。

該保持レジスターに格納された情報は、リードＩＰＦＷ
ＬＤ工及びＩＥＣＷＬＤＩのクロック信号に依り、ゲー
ト制御されてＲ−ジ・フォールト・ワード９・レジスタ
ーか実行制御ワードゞ・レジスターに格納される。同信
号はＲ−ジ・フォールト・ワード・レジスターもしくは
実行制御ワード・レジスターは情報を書き込みを命じる
処理素子命令に対応してシーケンス制（財）ロジックに
よって出力されろ。ＩＰＦＷＬＤＩ　ｌ］−ト’上の高
電圧信号に対応しラッチ１２０５〜１２２０の出力信号
はラッチ１２４０〜１２５５かう成るページ・フォール
ト・レジスターに直接格納されろ。該ランチ１２４０〜
１２５５の出力信号はマスター・インターフェース内部
チーターバス内で利用可能であり、そこで同出力信号は
回路（図示せず）に依りプロセンサー・バスに供給され
処理素子に読み取られろ。

別の方法に於いて、保持ラッチ１２０５〜１１２５の出
力側の選ばれた信号はゲート制御されてフリップフロッ
プ１２７０〜１２８７から成る実行制御ワードレジスタ
ーに供給することも可能である。該フリップフロップは
り一ト’ＩＥｃＷＬＤＩ上の信号によりタイムをとられ
る。該信号は実行制御ワード・レジスターに情報を書き
込むことを命じる処理素子の命令に対応して同期制御ロ
ジックに依り出力される。

リ−ト’（８）ＩＧＬＲＩ≠上の低電圧信号に依り、保
持レジスター、ページ・フォールト・ワードゝ・レジス
ター及び実行制御ワード・レジスターをリセットしても
よい。尚該信号は、第８図に関連してすでに説明した如
く、パワー・アンプ時又は他のシステムのリセット時に
リセット回路に依り出力されろ。

マスター・インターフェース内部チーター・バス上のデ
ーターと関係するコートゝ化さ°れないパリティ・ビッ
トもまたＲ−ジ・フォールト・ワード９・レジスター又
は実行制御ワードレジスターに格納されろ（疑−ジ・フ
ォールト・ワード情報に対し４パリテイ・ビット、実行
制御ワード情報に対し２パリテイ・ビット）。特に、内
部データー・バスのり一トゝＩＶＦＩＰＫ、　工ＶＲＰ
Ｍ、　工ＶＷＲＰＫ。

ＩＷＲＰＭ上のパリティ情報はり一ト’ＩＨＬＤＶＫ上
の時計信号の制御に依りタイ１．をとられ保持レジスタ
ー１２２５に格納される。該レジスター１２２５上の情
報はレジスター１２６０，１２６５，１２９０゜１２９
５の入力側りに供給される。レジスター１２６Ｃ）、１
２６５は二ＭＩ）型フ１）ツブフロップであり、レジス
ター１２９０．１２９５は卑属フリップフロップである
。該レジスターの出力側の情報はリートゝ工ＰＦＷＬＤ
Ｉの信号もしくはり一ドエＥＣＷＬＤ　Ｉの信号の制御
に依りレジスター１２６０．１２６５にそれぞれ入れら
れる。マスター・インターフェースの物理的位置に応じ
て＋１−　）”（８！　１ＣＬＲ工”上の信号の制御に
依りレジスター１２６０．１２６５’＆セツトもしくは
クリアしてもよい。もし基盤がある特定の位置にある時
、ＩＩ−ト’工ＡＩ　に高電圧信号が現われ、ＩＪ−ト
”ＩＡＩ”には低電圧信号が現われる。このため、リ−
）’（８）ＩＣＬＲ−に結果的に低電圧信号が現われる
とゲート１２３５は不能となりゲート１２５０は作動状
態となる。作動状態となったゲート１２３０は低電圧信
号を出力し、該信号はフリップフロップ１２６５．１２
９５をセントし、フリップフロップ１２６５　、１２９
［］をクリアする。

別の方法に於いて、もしマスター・インターフェースが
他の物理的位置に接続されると、ゲート１２６５が作動
状態となり、チー）　１２３０が不能となる。ゲート１
２ろ５は交互にフリップフロップ１２６５．１２９０を
セントし、フリップフロップ１２６０．１２９５をクリ
アする。

フリップフロップ１２７０〜１２８７及びラッチ１２４
０〜１２５５の選択された出力信号は第１５図に示すイ
ンタラブド回路に供給される。該インクラット回路はデ
ータ一部とパリティ部に分けられろ。第１２図の回路の
出す信号のあるものは第１５図の回路のデータ一部に供
給さｔｌ：、゛あるものはそのパ１）ティ部（図示せず
）に供給される。同様に第１５図の回路は第１２図に対
応する回路部（図示せず）からの信号を受けろ。

記憶素子及び周辺素子に依るインタラブド要求に対応し
て従属インターフェースの出力するインクラット信号の
検出及び処理を行う回路が第９．１６〜１４図に示しで
ある。特にインクラブド要求はバスアクセス要求及び実
行プロセッサー要求と同様の選択機構に依り検出、処理
さ、ｌする。選択期間を設定するタイミング信号を出力
する回路の下半分が第９図に示しである。特に、各選択
期間は工ＲＣＫＥＬ”時計信号の６単位期間に等しい。

該クロック信号はフリップフロップ９５５，９６０　　
タ・イムを４叉るのに使われる。８亥フリツプフロツプ
は三重位置カウンターとして作動するよう接続されてい
る。三重位置カウンターのひとつおきの位置の１１］は
高電圧となるフリップフロップ９６０の出力信号はタイ
ミング信号Ｉ工ＣＩ（１４１として第１５図の回路に供
給される。さらに、他のタイミング信号は該カウンター
のひとつの位置の間に出力されその間その内入力側で高
電圧信号を受けるゲート９６５は両フリップフロップを
セットする。ゲート９６５はリート呵ＩＣ２”（１４１
に低電圧信号を供給し、インバーター９７０を介して高
電圧信号なり−）”Ｉ工Ｃ２に供給する、該信号に共に
タイミング信号であり第１５図に示すインタラブド処理
回路に供給されてその操作を同期する。

三重位置カウンターのひとつおきの位置で高電圧となる
フリップフロップ９５５の出力信号はカウンター９７５
の入力側に供給されこれを作動状態にする。該カウンタ
ー９７５は４ビツト２進カウンターとして作動す従来型
のものであり、その最終計数測高入側ＲＣＯの信号がそ
のロード制御入力側ＬＤへインバーター９８０を介して
供給されるように接続されている。かくして、該カウン
ター９７５がその最終番号にまで計数を終えろと入力側
Ａ、Ｂ、Ｃ，Ｄに現われる数の決定する数画にプリセッ
トされる。入力側Ａ、Ｂ、Ｃはアースされ、入力側りは
リート”ＩＬＴ９Ｍの信号に接続されている。

もしコンピューター・システムの処理素子が８つ以下の
場合、すでに述べたようにＩＪ　−ト’　Ｉ　ＬＴ９Ｍ
は高電圧信号を有す。この場合、カウンター９７５は８
にプリセットとなり１６まで数え上げた後リセットする
。一方、８つ以上の処理素子の場合、＋１−　）’　Ｉ
　ＬＴ９Ｍ上の信号は低電圧となり、カウンター９７５
はＯから計数を行い１６まで数え上げた後リセットする
。カウンター９７５はＩＲＣＫＥＬ時計信号の制御に依
り計数を行う。

カウンター９７５の４つの出入側（ＱＡ−ＱＤ）は選択
の為に選ばれようとしている従属インターフェースを確
認する為の２進符号化番号’（ｆｆ　リ−）’ＩＢＮＯ
α４）〜ＩＢＮ３（１４］を介して付与される。

ゲート９８５，９９０，９９４及びフリップフロップ９
９６は従属インターフェースを選択順序に同期する同期
信号を出力するのに用いられる。特に、カウンター９７
５の全出力側ＱＢ−ＱＤが高電圧である状態がゲート９
８５Ｖｃ検出されると、該ゲート９８５は、工ＩＣ１（
１５１タイミング信号が高電圧である間、低電圧信号を
ゲート９９０の上部入力側に供給する。出力側ＱＡが低
電圧である状態では、ゲート９９０は作動状態となり、
フリップフロップ９９６をセットする。該フリップフロ
ップの出力信号にバッファー・ゲート９９４及び出入端
子９９５，９９６に供給されそこに於いて同信号は（ラ
イフＦＥＺＴＩＳＹＮ及びＦＥＺＴＩＳＹＮＦＩ’ａ？
介し）従属インターフェースの操作を同期する同期信号
として用いられる。

別の制御及び同期信号が第６図のインタラブドネットワ
ーク側群０回路に依り出力される。特に第１６図に示す
回路はプロセンサー・バスのインクラフト・ラインに置
くのは従属インターフェースによるインクラブドかもし
くは処理素子に依るインクラブド（内部インタラブド）
かを決める。この決定は予め決められた優先順序に従う
。

第１６図の回路はその左側の処理素子の命令に対応して
出力された信号を受ける。特に、ページ・フォールト・
ワードが書き込まれた時に高電圧信号がｌ）−ト’　工
ＰＦＷＬＤＩに供給される（即ち、処理素子が投−ジ・
フォールト・ワード・レジスタ−に情報を格納した場合
）。すでに述べたようにそれ以前に未決の実行プロセッ
サー要求がない場合に新しい実行プロセンサー要求がな
されるとり−ト”Ｃｌ１ｌ　Ｉ　Ｎ　Ｅ　ＰＦ！”に低
電圧信号が出力されろ。また実行制御クー）パ・レジス
ターに処理素子が情報を書き込むと＋３−　ドＩＥＣＷ
ＬＤＩに高電圧信号が出力される。

ＩＪ−１、”ＩＰＦＷＬＤ王　に出力された高電圧信号
はゲート１３２５に供給され、該ゲート１６２５はこれ
によりフリップフロップ１３３５にセントする（フリッ
プフロップ１６ろ５の入力側には未決のインクラブドを
クリア１−る内部クリア信号ＩＣＬ工ＮＴＩに接続され
ている。該信号ＩＣＬ工ＮＴＩ　は、実行制御ワード・
レジスターもしくはは−ジ・フォールト、レジスターが
処理素子に読みとらｉすると、高電圧信号となりフリッ
プフロップ１３３５．１３４０をクリアする。さもなけ
れば、ロー）’　Ｉ　ＥＣＷＬＤ　工に出力された高電
圧信号はゲー）１３３０に供給され、これにより該ゲー
ト１３６０はフリップフロップ１ろ４０をセットする。

フリップフロップ１３３５゜１６４０及び関係あるロジ
ック・ゲート１３４５゜１６５０は書き込みがなされる
のはズージ・フォールト、レジスターか実行制御ワード
・レジスターかを決める役割をする。

別の方法では、新しい実行プロセンサー要求がリード旧
ＩＩＮＥＰＲ’上の低電圧信号に依り検出された時にフ
リップフロップ１１３５．ｊ３４０　’＆上セツトても
よい。ＩＩ　−１−’（ｉｌｌ　ＩＮＥＰＥ（”上の低
電圧信号はフリップフロップ１６１０のクロック入力側
に供給される。これによりフリップフロップ１３１０は
、その入力側Ｊ、Ｋがそれぞれ高電圧、低電圧電源に接
続されているため、セットされろ。セット状態のフリッ
プフロップ１３１０は高電圧信号をゲー）　１３２０に
供給する。該ゲー１−１３２０はその上部入力側でフリ
ップフロップ１３６５の出力側Ｑから、またその下部入
力側でｌ−）”ＩＥＰＲＩＮ）ＩＩ”からそれぞれ信号
を受ける。該＋、＋　−Ｖ　ＩＥＰＲＩＮＨＩ″：の信
号はマスター・インターフェース内部シーケンス制御回
路により出力さ−ｉｔ、通常は高電圧である。ページ・
フォールト・ワード・レジスターまたは実行制御ワード
・レジスターに書き込みが行われようとすると、低電圧
信号が該リードに現われる。これらの操作の間タイミン
グ信号が誤って出力されるのを防ぐために、該低電正信
号はフ１ｊッゾフロノブがセントされるのを禁止する。

もしフリップフロップ１３ろ５がセットされずこれによ
す投−ジ、フォールト・インクラブドが未決でない旨を
示すと、高電圧信号かその出力側ｑ＋で出力されゲート
１３２０を作動状態にする。該ゲートはこれによりフリ
ップフロップ１６６５をゲート１６２５経由でセットし
、フ１１ツブフロップ１３４Ｄをゲート１３３０経由で
セットする。

ゲー）　１３４５．１３５０は内部インタラ−１’トの
壓を決めろ。特に、もし実行プロセンサー要求インクラ
ブドが出されるという場合、１−でに述べたように、両
フリツプフロンプ１３３５．１３４０はセットされてし
まっており、低電圧信号が該フリップフロップ１ろろ５
，１５４０の出力側Ｑから出力される。これらの信号は
ゲート１３４５に供給され該ゲ−４１３４５を作動状態
にしてロードエＥＰＲＩＮＩα５）に高電圧信号を出力
する。この高電圧信号はインタラブド出力回路（第１５
図）に供給されインタラブド・レベル・コードを第５イ
ンタラブド・し梗ルにして、これにより実行処理素子を
応答可能にする。

別な方法では、もしフリップフロップ１３６５かもしく
は１ろ４０がセットされた場合（双方共ではなく）、そ
の出力側の低電圧信号はゲー）　１３５０を作動状態に
しこれにより該ゲー）１３５０はその出力側で高電圧信
号を出す。同信号はリードＩＩＮＴＦＬＩＫ出力され、
内部インクラブドか起ろうとしている事を知らせる。

さらにゲー）１３５０の出力側の高電圧信号はインバー
ター１６５５に依り変換され低電圧信号としてゲート１
３６（）、１３６５に供給される。同低電圧信号は、ク
リア・ＩＪ、−ト’　工ＣＬ工ＮＴＩの低電圧信号と共
にゲート１３６５の出力側に低電圧信号を出し、この信
号はフリップフロップ１６７００Å力側Ｋに供給される
。この時、ゲー）１３６０はその入力側でリ−ト”ＩＣ
ＬＩＮＴＩから低電圧信号を受けるので、高電圧信号を
フリップフロラフ１６フ００Å力側Ｊに供給する。クロ
ック・リードＩＲＣＫ≠上のクロック信号に対応して、
フリップフロップ１６７０はプリセットされ、その出力
側Ｑ＋で低電圧信号を出し、同信号は＋）−ト’ｌ５Ｅ
ＬＥ工Ｉ（１５１に供給される。後述するが、この信号
は、プロセッサー・インクラット・バス・ラインへ転送
する内部又は外部インタラブド情報を選択する為にイン
クラブド制御回路により用いられる。該リードの低電圧
信号はインタラブドが内部のものであることを示す信号
である。

もしどちらのフリップフロップ１６ろ５，１３４０もセ
ットされていないと（未決の内部インタラブドがない事
を示す）、出力側ｑ％の高電圧信号はゲー）　１３５０
を不能にし、これにより該ゲート１ろ５０は低電圧信号
をインバーター１６５５に供給する。該インバーター１
６５５は高電圧信号をゲー１＝　１３６０．１３６５に
供給する。ゲート１３６ｏはこれにより不能となり低電
圧信号をフリップフロラフ１６フ００Å力側Ｊに供給す
る。一方、ゲート１６６５は作動状１哀となり高電圧信
号をフリップフロップ１６７０の入力側Ｋに供給する。

適当なパルス数の間、フリップフロップ１６７０はクリ
アされ外部インタラブド情報がプロセッサー・インクラ
ブド・バスに置かれようとしていることを示す高電圧信
号をロートエ５ＥＬＥ工工（１５＋に供給する。

第９，１６図に示す回路に出力されるインクラブド同調
及びタイミング信号のあるものは第１４図のインタラブ
ド優先回路に用いられる。この回路は第９図に示す選択
期間設定部により出力される信号にドライブされ、各従
属インターフェースから透間的にインタラブド情報を受
ける。もし従属インターフェースが実際にインタラブド
を設定すると、このインタラブド情報は優先回路に依っ
てすでにインクラブド回路が処理中のインタラブド情報
と比較され、新しいインタラブド情報は、もしそれが高
い優先順位であるかもしくは未決のインクラブドを設定
したのと同じ装置に依るものである場合、古い方のイン
クラブド情報より高い優先位置を占めることができる。

特（てインタラブド情報はシステムバスを経て、■−■ ライン５ＺＣＩＬ１　．５ＺＣＩＬ２　．５ＺＣＩＤＯ
”　〜５ＺＣＩＤ　、５ＺＣＩＶＯ”　−８ＺＣＩＶ３
％、５ＺＣＩＰＯ”≠ 〜ＳＺＣＩ　ＰＯ”を経由し、端子１０４５〜１４２６
を介して従属インターフェースから受けとられる。こレ
ラノ接続ノウチ、ライン５ＺＣＩＬＱ　−３ＺＣＩＬ１
”。

■ 端子１４０５．１４１０は立てられたインタラブド要求
のレベルを示す２ビツト・コードを含む。ライ：ｙＳＺ
ＧＩＤＯ矢〜５ＺＣＩＤ３”、端子１４１５〜１４１８
はインクラブドを設定した記憶素子又はバス・アダプタ
ーの番号を示す４ピツ）　Ｉ、Ｄ−コート９を含む（関
連する従属インターフェースはその選択フロシトにより
確認される）。同様に、ライン５ＺＣＩＶＯ〜ＳＺＣ工
Ｖ３札端子１４１９〜１４２２は≠ インクラブド・ベクトル及びライン５ＺＣＩＰＯ”〜Ｓ
ＺＣ工Ｐ、■（端子１４２６〜１４２６　）がエラー検
出の為にパリティ情報ビットを含んでいる事を示す４ビ
ツト・コードを含む。

端子１４０５，１４１０上の２つのインクラブド・レベ
ル信号はシュミット・トリガー限界ゲート１４２７にＦ
波され、第９図に示す回路に依り出力される信号（９）
■ＩＣＩの制御の元でタイムをとられてフリップフロッ
プ１４４５．１４５０　に供給される。

同様１で、端子１４１５〜１４１８上の従属インターフ
ェースエ、Ｄ、番号は、信号（９１１工Ｃ工の制御に依
りタイムをとられ４ビツト・ラッチ１４５５に格納され
る。端子１４１９〜１２Ｌ２２上のインクラブド・ベク
トル情報はタイムをとられてラッチ１４６０に格納され
、パリティ情報はタイツ・をとられてラッチ１４６５に
格納される。

フリップフロップ１４４５．１４５０及びラッチ１４５
５〜１４６５内の情報はその後ラッチ１４６６〜１４７
４に格納された現在のインタラブド情報と比較される。

特に、フリップフロップ１４５５〜１４５０に格納され
た新しいインタラブド・レベル情報はリード工ＮＴＬＩ
、ＩＮＴＬＯを経由して比較回路１４７６に供給される
。このレベル情報はラッチ１４６６に以前に格納された
レベル情報と比較され、リード工ＩＬ１．ＩＩＬＱを経
由して比較回路１４７６に供給される。比較回路は市販
°の゛４ビット比較回路で、新旧のインクラブド情報の
２つのレベル・コードの大きさを比較する従来の集積型
のものである。も もし新しいインクラブド情報が高いレベルであると、高
電圧信号が比較回路１４７６の出力側Ａ／Ｂに現われ同
信号はゲート１４８０を○トＪする。ＯＮ状態の該デー
）　１４８０は即座に低電圧信号を出し同信号はラッチ
１４６６〜１４７４のＯＮ入力側に供給される。続いて
、ラッチ１Ａ６６．１４７４の第２ＯＮ入力側は第９図
に示す回路より１．１−　ト’＋９１１ＩＣ２”を経由
してＯＮ信号を受けとる。新インタラシト情報はその後
ＩＪ−）’ＩＲＣＫＥＬ上のクロック信号の制御に依り
タイムをとられランチ１４６６〜１Δ７４に格納され、
古いインタラブド情報を除く。ラッチ１４６６〜１４７
４の情報は内部マスター・インターフェース・データー
・バスで処理素子に依る読みとりが可能となる。

同様に、もし新しいインタラブド情報の番号がそれ以前
に格納されたものと同一であり、インクラシトが同じ装
置に依り設定されたことを示す場にとって変る。特に、
選択期間設定部（第９図）の出力した信号（９）ＩＢＮ
Ｑ〜（９）ＩＢＮ３は比較回路１４７８の劫側１１Ａ”
に供給される。該比較回路１４７８の入力側゛Ｂ　”は
ランチ１４６８に格納された従属インターフェースＩ、
Ｄ’、情報を供給される（ラインｌＩＤ４−ＩＩＤ７　
を経由）。もし工、Ｄ。

番号が合えば、比較回路１４７８の出力側Ａ＝Ｂに高電
圧信号が出力され、同信号はデー）１４８０をＯＮする
と、該ゲート１４８０に依り新インタラブド情報はタイ
ムをとられラッチ１４６６〜１４７４に格納されそれに
よって旧インクラット情報より高い優先位置を占める。

先に述べたマスター・インターフェース回路の場合と同
様、マスター・インターフェースが実行制御機能を要求
していないのなら、全マスター・インターフェース優先
回路をリセットしてもよい。

この場合、第８図に示す回路の出力した低電圧信号がリ
ートゝ（８３ＩＥＸＥＣＩ　に表われ、フリップフ。

ツゾ１４４５，１４５０及びラッチ１４５”５’、１４
６０　。

１４６５をクリアする。さらに、リード（８：工ＥＸＥ
Ｊ”上の高電圧信号はラッチ１４６６〜１４７４をクリ
アする。

インクラブド要求を処理する最後の回路部は第１５図に
示すインタラブド出力回路である。第９゜１６図に示す
回路に依り出力された同期タイミング信号に制御されて
、この回路は情報なは−ジ・フォールト・ワード・レジ
スター、実行制御ワード・レジスターもしくは外部イン
クラブド・レジスターからマスター・インターフェース
・デークー・バスに転送しそれにより処理素子がその情
報をプロセッサー・バスで読みとれるようにする。

この回路はページ・フォールト・ワード・レジスターか
らマスター・インターフェース内部デークーバス経由で
情報を受ける（半分ＩＩ　Ｗ”及び＋ＴＶ”を構成する
うち、その一方を第１２図に示す）。

特に、ば−ジ・フォールト・ワード・レジスター及び実
行制御ワード・レジスター１５００からの内部データー
・バスにある情報は４ビットマルチプレクサ−１５０５
〜１５１０に供給される。マルチプレクサ−１５０５は
二重式４ビツト・マルチプレクサ−でありマルチプレク
サ−１５０６〜１５１０は単式マルチプレクサ−である
。各マルチプレクサ−１５０６〜１５１０は４つの入力
細工Ｃ［ｌ〜工Ｃ３を有しくマルチプレクサ−１５０５
は余分の入力側２００〜２Ｃろを有す）、該入力側ＩＣ
Ｉ］〜ＩＣろは選択入力側Ａ、Ｂに現われる選択信号の
制御に依り出力側１Ｙに接続可能である（２重式マルチ
プレクサ−は２つの入力側１Ｙ、２Ｙを有す） ＪＩＮＲ入力側Ａ　、　Ｂ　ｉ　ＩＪ−）’　■ＡＩ”
及ヒ（１３１１ＳＥＬＥＧＩ上の信号に制菌される。す
でに述べた如く、信号ＩＡＩ”の論理価はマスター・イ
ンターフェースが接続されている物理的電気接続器に依
存する。リ−）’（１３１Ｉ　５ＥＬＥＣＩ上の信号は
第１６図の回路の出力する信号で、実行制御ワードが入
れられたか又は新しい実行プロセッサー要求が受けられ
た時には、この信号は高電圧でｋ）る。マルチプレクサ
−１５０５〜１５１０の選択入力側Ａに供給されるリー
ド（１３）ＩＳＥＬＥＣＩの高電圧信号は入力側Ｃ２又
はＣ６の信号をマルチプレクサ−出力饅゛に接続させる
。入力側Ｃ２又はＣ６の選択はＩＪ−４”ＩＡ工”でな
される。マルチプレクサ−１５０５の場合、実行制御ワ
ード・レジスターの実行制御ワード・レジスター位置Ｎ
Ｏ内の情報はマスター・インターフェースが接続されて
いる位置に対応して選択される。実行制御ワード・レジ
スターのこの選択は実行制御機能の移転の間に設定すべ
きインクラブドのレベルを格納するのに用いられる。し
かし、実行制御レジスター内の情報はリ−ト’（１３１
Ｉ　ＥＰＦＩ　Ｉ　Ｎ　Ｉの高電圧信号にくつがえされ
るかも知れない。同信号は両入力側ＩＹ、２Ｙを低電圧
にしそれにより出力し×ルを５にする。

同様にマルチプレクサ−１５０６〜１５１０はり一）’
ＩＡ工及びＣ３）ＩＳＥＬＥＣ工の信号の制御に依りベ
−）・フォールト・ワード・レジスターもしくは実行制
御ワード゛・レジスターからの情報をその出力側に接続
する。

マルチ・プレクサー１５０５の出力側ＩＹ、２．Ｙの信
号は２ビットマルチプレクサ−の入力側３Ａ。

４Ａに供給される。マルチプレクサ−１５０６の出力側
はマルチプレクサ−１５２５の入力側ＩＡ。

２人に接続され、マルチプレクサ−１５０７〜１５１０
の出力側はマルチプレクサ−１５３０，１５３５の入力
側ＩＡ、３Ａ−にそれぞれ接続されている。

マルチプレクサ−１５２０〜１５６５はプロセッサー・
バスに送られるのは外部インクラブド情報が又は内部イ
ンタラブド情報かを決めるのに用いられる。特に、該マ
ルチプレクサ−１５２０〜１５６５は＋７−　）”Ｃ３
１１ＳＥＬＥＩ　工上の選択信号に制御される。

すでに述べたように、この選択信号は前述のインクラブ
ド制御回路により出力され、内部インクラフトが（は−
ジ・フォールトワードゝ・レジスター又は実行制御ワー
ド・レジスターへの書き込みに対応して）出されている
場合は低電圧信号であり従属インターフェースからの情
報を用いて外部インタラブドが出ている場合は高電圧信
号である。

マルチプレクサ−１５２０〜１５３５に供給される低電
圧信号により、入力側Ａは出力側に接続される。かくし
て、実行制御ワードレジスターもしくはＲ−シフオール
ドワードレジスターからの内部インタラブド情報は（マ
ルチプレクサ−１５０５〜１５１０の決定に依り）ゲー
ト制御されてラッチ１５４５〜１５６０に格納される。

一方、リード（＋３１　工５ＥＬＥエエの信号が高電圧
信号である場合、リード旧）ＩＩＬＯ≠９１４ｊ　エエ
Ｌ　１のしばル情報、リード圓Ｉ　工ＶＯ−（１４］　
Ｉ　工Ｖろ　のインクラット・ベクトル情報、リード圓
工ＩＤ４〜（１４）工より７の外部従属インターフェー
ス番号情報、並びにリード（１４！Ｉ　Ｉ　Ｄ　Ｏ〜（
１４］ｌＩＤ３の記憶素子／バス・アダプタ一番号情報
等から成る外部インクラブド情報はマルチプレクサ−１
５２０〜１５ろ５を通る。

選ばれた情報はり一ト’（９＋　工ＰＢＴＣＫのクロッ
ク信号に依りタイムをとられラッチ回路１５４５〜１５
６０に格納される。

ラッチ回路１５４５〜１５６０の出力側に供給されろイ
ンタラブド情報はドライブ・ゲート１５７０〜１５８５
１Ｃ供給され端子１５８６〜１５９９を経由して処理素
子に転送される。

本発明の一実施例についてのみ説明してきたが技術に知
悉した者にはその変形例は容易に予想されるのであるか
ら、そのような変形は本発明の請求範囲に抱括されるも
のとする。

【図面の簡単な説明】

第１図はモジュール型コンピューターシステム全体の構
成を示すブロック図、 第２図は第１図の処理素子を詳しく表わしたブロック図
、 第６図は第１図のマスター・インターフェースを詳しく
表わしたノロツク図、 第４図はマスター・インターフェースの選択されたレジ
沫ターの情報の配列を示す図、第５図は第１図の従属イ
ンターフェースを詳しく表わしたブロック図、 第６図は第１図の記憶素子を詳しく表わしたブロック図
、 第７図は第１図のバス・アダプター及び周辺バス・アダ
プターを詳しく表わしたブロック図、第８図及び８人図
はマスター・インターフェース用命令実行バス制御ロジ
ック回路を詳しく示すノロツク図、 第９図はマスター・インターフェース用ハス・アクセス
要求及び実行プロセック要求投票回路を詳しく示す回路
図、 第１０図は２葉のシートから成り横に並べるとマスター
・インターフェース用のバス仲介ロジックを詳細に示す
回路図、 第１１図はマスター・インターフェース用の命令実行プ
ロセツザー要求レジスターを詳しく示す回路図、 第１２図はマスター・インターフェース用の保持、Ｒ−
ジ故障ワード及び実行制御ワードレジスターを詳しく示
す回路図、 第１３図はマスター・インターフェース用インタラブド
系制御回路を詳しく示す回路図、第１４図はマスター・
インターフェース用外部インタラブド優先回路を詳しく
示す回路図、第１５図は２葉のシートから成り、横に並
べて置くとマスター・インターフェース用インタラシト
出力回路を詳しく示す図である。 １２０．１２５・・・マスター・インターフェース、１
３０．１３１・・・システム・バス、１３０，１４０，
１４５゜１５０・・・従属インターフェース、１５５，
１５６，１６０゜１６１・・・メモリー・バス、１６５
〜１７０・・・記憶素子、１８４〜１８６，１９０，１
９２・・・周辺バス・アダプター。 １９６．１９８・・・周辺バス、２０５・・・ＲＯＭ、
２１０・・・マイクロプロセッサ−１２２５・・・局部
アドレス・バス、２６５・・・インタラブド・ネットワ
ーク、２４０・・・内部制御シーケンサ−１２４５・・
・外部制御シーケンサ−１２６０・・・パリティチェッ
カー、２６５．２７０・・・バス・インターフェース、
３０５・・・プロセッサー・バス°インターフェース、
３１０・・・実行制御レジスター、ろ２５・・・啄−ジ
・フォールト・レジスター、３８０・・・リセット・ロ
ジック、３９０・・・システム・バス・インターフェー
ス、５１０．５１５・・・バス・インターフェース、５
２５・・・命令ステータスロジック、５ろＯ・・・イン
タラブドロジック、５４０・・・内部データー・バス、
６１０゜６１５・・・インターフェース、６４５・・・
エンコーター／デコーダ゛−１６６０・・・Ｅ（ＡＭタ
イミング制御回路、６７０・・・ＦＡＭアレイ、７０５
，７１０・・ババス・インク−フェース、７２５・・・
７ｇリテイ点検回路、７６０・・・インクラブド・ネッ
トワーク回路、７６０・・・？ｔｉｌ’御シーケンサー
、７７０・・・バス・インターフェース、８００．８０
１，８０８・・・端子、８３２，８３６，８４０・・・
インバーター、８６２〜８６４・・・カウンター、８５
０゜８６７・・・ＮＯＲゲート、９１５・・・インノミ
−クー、９６５・・・フリップフロップ、９４０・・・
ゲート、９４１．９４２・・・端子、１０６０〜１０４
０・・・ＦＩＯＭ、１０５０．１０６０・・・ラッチ、
１０６１〜１０６５．１０７０〜１０７４・・・ゲート
、１１ろ０，１１４０・・・）１ｊツブフロツプ、１２
０５〜１２２０・・・保持レジスター、１２６０．１２
６５，１２９０，１２９５・・・レジスター、１２７０
〜１２８７・・−フリップフロップ、１６２０・・・ゲ
ート、１６ろ５，１ろ４０・・・フリップフロップ、１
４１９〜１４２２・・・端子、１４４５，１４．５０・
・・フリップフロップ、１４７６・・・比較回路、１４
６６〜１４７４・・・ラッチ、１５０６〜１５１０．１
５２０〜１５６５・・・マルチ・プレクサー 図面の浄占コ内容に変更なし） ＜　　　　　　ｃｏ　　　　　　Ｕ　　　　　　ＯＬＬ
＋′− ζ ζ 第１頁の続き （７２）発　明　者　マイケル・ジエームズ・バッドラ
イ アメリカ合衆国マサチューセラ ツ州０１７４６ホリスｌ〜ン・グレゴ リ−・ロード２９ ・、７２）発　明　者　デーピッド・アレグザンダー・
ウオレース アメリカ合衆国マサチューセラ ツ州０１８２４チェルムスフオード ・ウェストフォード・ストロー ト１４６ 手　　続　　補　　正　　書 １事件の表示 昭和スーδ年特許願第　／ｂ？−″ｆ２γ号２発明の名
称 フンじｒ−クンステ乙、 ろ補正をする者 事件との関係　　特許出願人 住所 久　分ｊ、　もコイア・ンＺテムス　４ンフー才°レー
テ／ｂ゛４代理人 ５、補正の対象

Claims (1)

1. 【特許請求の範囲】 （１）複数のデータ処理タスクのためのデータ処理演算
   を同時に実行−する複数の処理エレメントと、上記処理
   エレメントの各々が他のデータ処理エレメントから独立
   して１個のデータ処理タスクのためのデータ処理演算を
   実行することと、複数の記憶場所ケ有する共通記憶エリ
   アと、上記複数の記憶場所の各々が上記処理エレメント
   の全部によってアクセス可能であることと、上記処理エ
   レメントによって発生された複数の要求信号に応答しで
   ある要求信号を発生する上記処理エレメントの１つを一
   時的に選択する装置とを備え、 上記一時的に選択された処理エレメントは上記共通記憶
   エリアの一部を上記データ処理タスクに卵１り当てる コン１ユータシステム （２）上記選択する装置が上記処理エレメントによって
   発生された要求信号の欠如に応答して上記処理エレメン
   トの１つン予め定められた優先順位に従って一時的に選
   択する特許請求の範囲第（１１項に記載のコン上０ユー
   タシステム。 （３）上記処理エレメントの各々が共通プロセッサバス
   と接続され、 上記処理エレメントからの情報を上記記憶エリアに転送
   ずろシステムバスと、 」二記処理エレメントを上記システムバスに選択的に接
   続するマスクインタフェース装置とを備えた特許請求の
   範囲第（１）項に記載のコンヒ。 ユータシステム。 （４）上記処理エレメントは複数のグループに配列され
   、 上記選択する装置は上記処理エレメントによって発生さ
   れた要求信号に応答し、各グループにおいて上記グルー
   プ内で発生された要求信号の上記処理エレメントの１つ
   を一時的に選択し、−に記一時的に選択された処理エレ
   メントは上記共通記憶エリアの一部を上記データ処理タ
   スクに割当てろ特許請求の範囲第（３）項に記載のコン
   ピュータシステム。 （５１上記処理エレメントの各々が個々の識別番号を割
   当てられ、 ｌ　記マスタインタフェースが、 上記処理エレメントの１つの識別番号を記憶する監視制
   御記憶場所と、 監視処理エレメントが計画さｆｔだ上記マスクインタフ
   ェース内に識別番号か記憶された上記共通メモリの一部
   に各データ処理タスクが割当てられた上記処理エレメン
   トとを含む特許請求の範囲第（３１ｉＣ記載のコン上０
   ユータシステム。 （Ｇ）　　上記監視エレメントが上記共通メモリエリア
   の一部をすべてのデータ処理タスに割当てた後に、上記
   マスクインタフェース内の新しい監視処理エレメントの
   識別番号を記憶する特許請求の範囲第（５）項に記載の
   コンピュータシステム。 （７）上記処理エレメントが、監視処理の表示な決定す
   るために、システム・ξワ一の要請または上記処理エレ
   メントまたはレス）・状態に対応して、上記監視制御記
   憶場所内に記憶された識別許号を読出す装置を含む特許
   請求の範囲第（５）頃に記載のコンピュータシステム。 （８：　　上記マスクインタフェースが、」−記コンピ
   ュータシステム内の各処理エレメントに関連された要求
   記憶場所とを含入、上記処理エレメントの各々か、 上記処理エレメントの１つが望ましい監視処理システム
   になったときに関連された場所に要求を記憶する装置と
   、 上記要求場所内に記はされた１またはそれ以上の監視処
   理要求に応答し、新しい監視処理エレメントの識別番号
   を上記監視制御記憶場所に記憶する上記監視処理エレメ
   ントと を備えた特許請求の範囲第（５）項に記載のコンピュー
   タシステム。 （９）上記マスクインタフェース装置が、上記監視制御
   記憶場所の処理エレメント識別番号の記憶内容に応答し
   、中断信号を発生し上１己処理エレメントの全部に転送
   し、上記中断信号は上記監視制御記憶場所内の上記情報
   を含む特許請求の範囲第（８）項に記載のコンピュータ
   システム。 （１０）上記マスクインクフェース装置内の上記中断信
   号発生装置は上記監視制御記憶場所内に記憶された情報
   に応答し、第１のレベルのための中断信号を発生し、お
   よび上記記憶場所の１個所の少なくとも１個の監視処理
   要求の記憶内容に応答し第２のレベルの中断信号を発生
   する特許請求の範囲第（９）項に記載のコンピュータシ
   ステム。 （１１）各処理エレメントが唯一の識別番号を割当てら
   れ、かつデーク処叩演算を同時に他のデータ処理エレメ
   ントから独立して実行することができる複数の処理エレ
   メントと、 」二記処理エレメントの全部に接続されたマスクインタ
   フェース装置と、 このマスクインクフェース装置に含まれる監視処理エレ
   メント７示す上記処理エレメントの１つの識別番号を含
   む制御情報を記憶する装置と、 上記記憶装置内の制御情報の記憶内容に応答し上記識別
   爵号を含む中断信号を発生し上記処理エレメントのすべ
   てに転送する装置と、 上記処理エレメント内に配置され上記中断信号に応答し
   て、上記マスクインタフェース内に記″億された識別番
   号の処理エレメントを初期化する装置と、 上記処理エレメントによって連続的に実行されるだめの
   優先順位でタスクを演算する予定さ才１、たルーチンと
   を偏見たコンピュータシステム。 （１２）上記監視処理エレメント内に配置され、上記子
   定されたルーチンの完成化に応答し、子定された優先順
   位によって上記処理エレメントの１つを新しい監視エレ
   メントになるように選択し、上記選択された処理エレメ
   ントの識別番号を上記マスクインタフェース記憶装置に
   記憶する装置を含む特許請求の範囲第（１９項に記載の
   コンピュータシステム。 ０３）上記マスクインタフェースが 上記処理エレメントの各々に関連さ肛”だ要求を己憶場
   所を含み、 」二記処理エレメントが、 上記１つの処理エレメントが望ましく監視処理エレメン
   トになったときに要求をその関連した場所に記憶する装
   置を含み、 上記監視処理エレメントが、 上記要求記憶場所内に記憶された１つまたはそれ以上の
   監視処理要求に応答して、上記要求された処理エレメン
   トの１つを上記予定された優先順位に従って新しい監視
   処理エレメントに選択する特許請求の範囲第旧）項に記
   載のコンピュータシステム。 （Ｉ４）上記マスクインタフェース装置内の上記中断信
   号発生装置は第１のレベルの中断信号を発生する上記’
   ７１７υ御情報記憶装置内に記憶された・情報に応答し
   、第２のレベルの中断信号を発生する上記要求記憶場所
   の１つ内の少なくとも１個の監視処理要求に対応する特
   許請求の範囲第（１３）項に記載のコンピュータシステ
   ム。 （１５）上記処理エレメント内の上記読出し装置が」二
   記割当てられた処理エレメントが監視処理エレメントに
   なるとを要求したとき上記第１および第２のレベルの中
   断信号に応答し、上記割当てられた処理エレメントが監
   視処理エレメントになることを要求しないとき上記第２
   のレベルのみの中断信号に応答する特許請求の範囲′；
   πＧ（イ）項に記載のコンピュータシステム。 （１６）上記マスクインタフェース装置が２つノ同一の
   冗長なインタフェース回路ト、上記処理エレメントから
   受信された選択信号に応答し、監視のために上記インタ
   フェース回路の１つを指示し、代替のために上記２つの
   回路の他方を指示する装置とを備え、 これらによって上記監視処理情報が上記監視マスクイン
   タフェース回路の記憶装置内に含まれる特許請求の範囲
   第（１５１項に記載のコンピュータシステム。 ０７）上記冗長なマスクインタフェース回路は、２つの
   同一の回路を含み、 上記同一の回路は 実行ステータスフ１）ツブフロップと・上記処理エレメ
   ント選択信号に対応し上記フリップフロップをセットす
   る手段と、 上記フリップフロップの実行／非実行状態を示すスティ
   タス信号を発生する手段とを含む特許請求の範囲第（１
   ６）項に記載のコンピュータシステム。 （１８１ｊ二記冗長なマスクインタフェース回路の各々
   がスティタス信号が監視スティタスを示す両方の回路に
   よって発生されたとき、 関連された同一の回路の各々のステータス出力を発生さ
   れた監視ステータスを示す第６のステータス信号に論理
   的に組合わせる装置を含む特許請求の範囲第０η項に記
   載のコンビュータンステム。 α９）特許請求の範囲第１８項記載のコンピュータシス
   テムにおいて、前記冗長マスター・インタフェイス回路
   の各半割回路には、他の冗長マスター・インタフェイス
   回路の発生するステータス信号に応答する手段であって
   、この他の冗長回路の半割回路が監視ステータスを主張
   していないことをステータス信号が指示する場合に前記
   ステータス・フリップフロップを設定する手段が含まれ
   ていること。 （２０）複数のデバイスが単一資源に対し同時にアクセ
   スを試みろようになっているコンピュータ・システムに
   おいて用いられろ調停回路であって、複数の固定時間イ
   ンターバルン反復シーケンスで発生する手段（ここに、
   インターバルの総数は前記デバイスの総数より少ないこ
   と）と、複数のアクセス要求リード線であって夫々、前
   記デバイスのひとつ以上のデバイスと関連しているり一
   ド線と、 前記時間インターバルのひとつ以上のインターバルを前
   記デバイスの夫々に割当てて、同一の時間インターバル
   に割当てられるデバイスとして２つのデバイスが同一の
   アクセス要求リード線と関連することがないようにする
   割筒手段と、割当てられた時間インターバルにおいて、
   関連するアクセス・リード線を介して前記資源にアクセ
   スを試みるデバイスよりアクセス要求１号を発生させる
   手段と、より成る調停回路。 （２１）複数の処理エレメント、各エレメントには固有
   の識別重量が割当てられていること、各エレメントは他
   のデータ処理エレメントと同時に、かつ独立してデータ
   処理計算を実行可能であることと、 前記処理エレメントの全てにつながっている共通プロセ
   サ・バスと、 複数の記憶場所を有する共通メモリ・エリア、各記憶場
   所は前記の全ての処理ニレメン）Ｋよってアクセス可能
   であることと、 前記処理エレメントから前記メモリ・エリアへ情報を送
   るシステム・バスと、 前記プロセサ・バスからシステム・バスへ、また、シス
   テム・バスからプロセサ・バスへ情報ヲ送るマスター・
   インクフェイス手段であって、前記処理エレメントのう
   ち監視処理エレメントとして指定されるひとつの処理エ
   レメントの識別音号を含む制御情報を記憶するレジスタ
   と、前記記憶手段に記憶された制御情報に応答して前記
   識別番号を含む形式で中断（割込）信号を発生して前記
   の全ての処理エレメントに送出するインタフェイス制御
   手段と、 前記処理エレメント内に位置し、前記中断信号に応答す
   る手段であって、 前記マスター・インターフェイスに記憶された識別番号
   を有する処理エレメントにおいて、この処理エレメント
   による監視を行なわせろため計算タスクを優先位置に置
   くためのルーチンを開始する手段と、 から成るコンピュータ・システム。 （２、特許請求の範囲第２１項記載のコンピュータ・シ
   ステムにおいて、前記監視処理エレメント内に位置し、
   前記ルーチンの完了に応答する手段を設け、この手段は
   所定の優先計画に従ってひとつの処理エレメントを新し
   い監視処理エレメントとして選択し、こうして選択した
   処理エレメントの識別番号を前記マスター・インタフェ
   イス記憶手段に格納すること。 （２、特許請求の範囲第２１項記載のコンピュータ・シ
   ステムにおいて、前記マスター・インタフェイス手段に
   は各処哩エレメントと関連する要求記憶場所があること
   、各処理エレメントには、該エレメントが監視処理エレ
   メントになることを希望するときに関連する記憶場所に
   要求信号をストアする手段があり、前記監視処理エレメ
   ントは、前記要求信号記憶場所にストアされているひと
   つ以上の監視処理要求信号に応答し、所定の慶先計画に
   従って前記要求処理エレメントのうちひとつの要求処理
   エレメントを新しい監視処理エレメントとじて選択する
   こと。 ｃ２４）上記処理エレメントは複数のグループに分配さ
   れ、監視処理エレメントは各グループ対応して選択され
   ろ特許請求の範囲第（２３）項に記載のコンピュータシ
   ステム。 （２５）上記マスクインタフェース装置内の上記中継信
   号発生装置は第１のレベルの中継信号を発生する上記制
   ｉ卸情報記憶装置内に記憶された情報に応答し、第２の
   レベルの中継信号を発生する上記要求記憶場所の１つ内
   の少なくとも１個も監視処理要求の記憶内容に応答する
   、特許請求の範囲第（２３）項に記載のコンピュータシ
   ステム。 （２６）　　ｍ前記関連の処理エレメントが監視プロセ
   ッサになることを要求されろとき、前記処理エレメント
   の読み出し装置が前記第１及び第２レベルの割込み信号
   に応答し、前記関連の処理エレメントが監視処理エレメ
   ントになることを要求されないとき、前記読み出し装置
   が前記第２レベルの割込み信号にのみ応答する特許請求
   の範囲第（２５）項記載のコンピュータシステム。 （２７）　　前記マスターインターフェース装置が、２
   つの同一の冗長インターフェース回路及び前記処理エレ
   メントからの選択信号に応答して前記インターフェース
   回路の１つを監視回路に残りを代替回路に指定する装置
   から成り、これによって前記監視プロセッサ情報は前記
   監視マスターインターフェース回路の記憶装置に収納さ
   れる特許請求の範囲第（２６）項記載のコンピュータシ
   ステム。 （２８１ｉＶ前前記冗長マスターインターフエーロ回路
   各々が２つの同一回路から成り、その各回路が監視ステ
   ータスフリップ・フロップと前記処理エレメント選択信
   号に応答して前記フリップ・フロップをセントする装置
   と、前記フリップ・フロップの監視／非監視状態を示す
   ステータス信号を発生する装置と、 から構成されろ特許請求の範囲第（２７）項記載のコン
   ピュータシステム。 （２９）　　前記冗長マスターインターフェース回路の
   各々か、関連の半回路のステータス出力を論理的に結合
   して肌６のステータス信号乞発生する装置ン有し、該第
   ６ステータス信号は前記両方の半回路によって発生され
   たステータス信号が監視状態を示すときにのみ監視状態
   を表わす特許請求の範囲第（２８）項記載のコンピュー
   タシステム。 （３０）前記冗長マスターインターフェース回路の半回
   路の各々が他の冗長マスターインターフェース回路によ
   って発生されたステータス信号に応答して、前記他の冗
   長半回路が監視ステータスを表明していないこと乞前記
   ステータス信号が示した場合に前記ステータスフリップ
   ・フロップ”＜セットする装置を有する特許請求の範囲 コンピュータシステム。 （３１）　　前記コモン・メモリ・エリアが複数のメモ
   リ素子から成り、各メモリ素子かそれに関連の固有識別
   番号を有し、前記コンピュータシステムが複数の周辺装
   置及びその周辺装置と前記システム・バスとの間で情報
   の送出を行う装置を含み、前記周辺装置の各々が関連の
   固有識別番号を有する特許請求の範囲第（２１ｌ項記載
   のコン上０ユータシステム。 （３２ｌ＠記処理エレメントがバス制御装置を含み該制
   御装置が前記周辺装置及び前記メモリ素子の１つの識別
   番号ケ含む第１バス許可信号を行き先アト゛レスとして
   発生する装置と、前記周辺装置及びメモリ装置から肯定
   応答信号を受ける装置と、前記周辺装置と前記メモリ素
   子の別のものの識別番号を含む第２バス許可信号をソー
   ス・アト゛レスとして発生する装置と、から成り、前記
   周辺装置とメモリ素子の１つがその間で直接的に情報を
   転送することができろ、特許請求の範囲ｆｆｉ３１１項
   記載のコンピュータシステム。 （３３ｒ　　腹ａのデバイスか単一資源へのアクセスを
   同時に要求するコンピュータシステムに使用する調停回
   路であって、 前記デバイスの低数よりも少ないインターバル１盈数の
   反復シーケンスにおけろ複数の一定時間インターバルを
   発生するカウンタであって、前記シーケンスの各反復中
   に同期信号を発生するカウンタと、 各々が前記デバイスの１つ又はそれ以上に関連づーろ複
   数のアクセス・リクエスト・リート゛と、前記シーケン
   スにおける時間インターバルの１つ又はそれ以上のもの
   を前記デバイスの各々に割当てて、同一の時間インター
   バルに割り当てらオ′仁た２つのデバイスが同一のアク
   セス・リクエスト・リート゛に関係しないようにする装
   置と、前記７’　ハイスに割り当てられた時間インター
   バル中に前記デバイスと関連するアクセス・リート上の
   資源に対してアクセスするデバイスからアクセス・リク
   エストを発生する装置と、 複数のレジスタであって、そのうちの１つが前記時間イ
   ンターバルの各々に関連するレジスタと、前記カウンタ
   出力に応答して時間インターバル中に生じるアクセス・
   リクエスト火前記時間インターバルに関連するレジスタ
   にロート゛する装置と、前記同期化信号に応答して前記
   記憶されたアクセス・リクエストの１つを選択する優先
   装置と、から構成される調停回路。