JPS5987560A - 擬似エラ−発生方式 - Google Patents
擬似エラ−発生方式Info
- Publication number
- JPS5987560A JPS5987560A JP57197801A JP19780182A JPS5987560A JP S5987560 A JPS5987560 A JP S5987560A JP 57197801 A JP57197801 A JP 57197801A JP 19780182 A JP19780182 A JP 19780182A JP S5987560 A JPS5987560 A JP S5987560A
- Authority
- JP
- Japan
- Prior art keywords
- pseudo
- error
- signal
- pseudo error
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、情報処理装置におけるエラー検出および処理
機能の正常性を検証するための擬似エラー発生方式に関
する。
機能の正常性を検証するための擬似エラー発生方式に関
する。
（２）従来技術と問題点
情報処理装置ではエラー検出および処理機能の正常性を
検証するために擬似エラー発生回路が設けられる。従来
は擬似エラーの発生場所と発生タイミングを制御する方
式が行われている。しかしながら擬似エラーの発生場所
と発生タイミングの制御だけでは、間欠障害および固定
障害発生時における再試行機能の検証が容易でないとい
う問題点がある。
検証するために擬似エラー発生回路が設けられる。従来
は擬似エラーの発生場所と発生タイミングを制御する方
式が行われている。しかしながら擬似エラーの発生場所
と発生タイミングの制御だけでは、間欠障害および固定
障害発生時における再試行機能の検証が容易でないとい
う問題点がある。
（３）発明の目的
本発明の目的は、前述の従来方式における問題点にかん
がみ、擬似エラー発生回数しソスタおよび減算カウンタ
を設けるという着想に基づき、擬似エラーの発生回数を
制御可能とし、間欠障害および固定障害発生時の再試行
機能の検証を容易にすることにある。
がみ、擬似エラー発生回数しソスタおよび減算カウンタ
を設けるという着想に基づき、擬似エラーの発生回数を
制御可能とし、間欠障害および固定障害発生時の再試行
機能の検証を容易にすることにある。
（４）発明の構成
本発明においては、外部装置からの信号にょシ擬似エラ
ー発生湯所およびタイミングを設定される擬似エラー発
生制御レジスタ、および該擬似エラー発生制御レジスタ
の出力および被試験回路の制御信号を受けて擬似エラー
信号を発生する擬似エラー発生湯所／タイミング制御回
路を倫え１該擬似工ラー信号を該被試験回路に適用し、
該被試験回路のエラー検出回路からエラー信号を求める
擬似エラー発生方式において、前記外部装置からの信号
を受けて擬似エラー発生回数を設定する擬似エラー発生
回数しソスタ、該擬似エラー発生回数しソスクの内容を
減算する減算カウンタ、該被試験回路のエラー検出回路
からのエラー信号よシカウンタ更新タイミング信号を作
成するカウンタ更新タイミング作成回路、および該擬似
エラー発生回数レジスタの内容および該カウンタ更新タ
イミング作成回路からの信号を受け、該擬似エラー発生
回数しソスタに設定された発生回数に応じて該擬似エラ
ー発生湯所／タイミング制御回路から適用される擬似エ
ラー信号の発生回数を制御する判断回路、を具備するこ
とを特徴とする擬似エラー発生方式が提供される。
ー発生湯所およびタイミングを設定される擬似エラー発
生制御レジスタ、および該擬似エラー発生制御レジスタ
の出力および被試験回路の制御信号を受けて擬似エラー
信号を発生する擬似エラー発生湯所／タイミング制御回
路を倫え１該擬似工ラー信号を該被試験回路に適用し、
該被試験回路のエラー検出回路からエラー信号を求める
擬似エラー発生方式において、前記外部装置からの信号
を受けて擬似エラー発生回数を設定する擬似エラー発生
回数しソスタ、該擬似エラー発生回数しソスクの内容を
減算する減算カウンタ、該被試験回路のエラー検出回路
からのエラー信号よシカウンタ更新タイミング信号を作
成するカウンタ更新タイミング作成回路、および該擬似
エラー発生回数レジスタの内容および該カウンタ更新タ
イミング作成回路からの信号を受け、該擬似エラー発生
回数しソスタに設定された発生回数に応じて該擬似エラ
ー発生湯所／タイミング制御回路から適用される擬似エ
ラー信号の発生回数を制御する判断回路、を具備するこ
とを特徴とする擬似エラー発生方式が提供される。
（５）発明の実施例
本発明の一実施例としての擬似エラー発生方式を行う回
路のブロック回路図が図面に示される。
路のブロック回路図が図面に示される。
この回路は、擬似エラー発生制御しソスタ＝−（ＰＥＣ
ＴＲＬ） ２１、擬似エラー発生湯所／タイミング制御
回路２２、アンドゲート３１ないＬ ３ ｎ −。
ＴＲＬ） ２１、擬似エラー発生湯所／タイミング制御
回路２２、アンドゲート３１ないＬ ３ ｎ −。
被試験回路４１ないし４ｎ、エラ・−検出回路５１ない
し５ｎ、カウンタ更新タイミング作成回路１７、擬似エ
ラー発生回数しノスタ（Ｐに０ＵＮＴ） １１、減算カ
ウンタ１２、検出回路１３および１４、およびアンドゲ
ート１５および１６がら構成される。
し５ｎ、カウンタ更新タイミング作成回路１７、擬似エ
ラー発生回数しノスタ（Ｐに０ＵＮＴ） １１、減算カ
ウンタ１２、検出回路１３および１４、およびアンドゲ
ート１５および１６がら構成される。
ＰＥＣＴＲＬ ２１はサービスプロセッサなどの外部装
置より書き込み可能なレソスタで、擬似エラーの発生場
所および発生タイミングを指示する制御情報を保持する
。ピッ）Ｖは擬似エラーの発生の有効または無効を指示
する。後述するＰＥＣ０ＵＮＴ１１で指示された回数の
擬似エラーが検出されるとリセットされ、無効状態とな
る。
置より書き込み可能なレソスタで、擬似エラーの発生場
所および発生タイミングを指示する制御情報を保持する
。ピッ）Ｖは擬似エラーの発生の有効または無効を指示
する。後述するＰＥＣ０ＵＮＴ１１で指示された回数の
擬似エラーが検出されるとリセットされ、無効状態とな
る。
擬似エラー発生湯所／タイミング制御回路２２はＰＥＣ
ＴＲＬ ２１および被試験回路４１ないし４ｎの制御信
号を入力として、回路４１ないし４ｎに対する擬似エラ
ー信号を生成する。
ＴＲＬ ２１および被試験回路４１ないし４ｎの制御信
号を入力として、回路４１ないし４ｎに対する擬似エラ
ー信号を生成する。
アンドゲート３１ないし３ｎは、擬似エラー発生湯所／
タイミング制御回路２２からの擬似エラー信号をそれぞ
れ一方の入力端子に受け、出力を回路４１ないし４ｎに
供給する。
タイミング制御回路２２からの擬似エラー信号をそれぞ
れ一方の入力端子に受け、出力を回路４１ないし４ｎに
供給する。
回路４１ないし４ｎは擬似エラー信号が加えられると、
回路４１ないし４ｎのそれぞれのエラー検出回路５１な
いし５ｎにおいてエラーを検出し、エラー信号を出力す
る。
回路４１ないし４ｎのそれぞれのエラー検出回路５１な
いし５ｎにおいてエラーを検出し、エラー信号を出力す
る。
ＰＥＣ０ｔＪＮＴ １１は、外部装置よシ書込み可能
なレソスタで、擬似エラーの発生回数を保持する。
なレソスタで、擬似エラーの発生回数を保持する。
ピッ）Ｓは無限回を意味し、擬似固定障害の発生を指示
するビットであシ、ビットＳまたは前述のビット■を外
部装置よりリセットするまでの間、擬似エラーを発生し
続ける。ビットｏないし３（ビット数は任意）は、減算
カウンタ１２と接続され、アンドゲート１５からの出力
信号にょシ、−１ずつ更新され、全ビットが０となるま
で擬似エラーが発生される。
するビットであシ、ビットＳまたは前述のビット■を外
部装置よりリセットするまでの間、擬似エラーを発生し
続ける。ビットｏないし３（ビット数は任意）は、減算
カウンタ１２と接続され、アンドゲート１５からの出力
信号にょシ、−１ずつ更新され、全ビットが０となるま
で擬似エラーが発生される。
判断回路は、本実施例においては検出回路＋Ｂおよびｌ
′４、およびアンドゲート１５および１６から構成され
る。検出回路１３はＰＥＣ０ＵＮＴ １１で指示される
擬似エラー発生回数が１以上であるか、またはピッ）Ｓ
が有効であるかを検出し、信号ＧＥＩをオンにする。信
号ＧＥＬがオンである間、アンドゲート３１ないし３ｎ
は擬似エラー発生湯 ′所／タイミング制御
回路２２からの擬似エラー信号ＰＥ１．ＰＥ２ないしＰ
Ｅｎが回路４１ないし４ｎに送出される。また、信号Ｇ
ＥＩはアンドゲート１５の一方の入力端子に供給される
。
′４、およびアンドゲート１５および１６から構成され
る。検出回路１３はＰＥＣ０ＵＮＴ １１で指示される
擬似エラー発生回数が１以上であるか、またはピッ）Ｓ
が有効であるかを検出し、信号ＧＥＩをオンにする。信
号ＧＥＬがオンである間、アンドゲート３１ないし３ｎ
は擬似エラー発生湯 ′所／タイミング制御
回路２２からの擬似エラー信号ＰＥ１．ＰＥ２ないしＰ
Ｅｎが回路４１ないし４ｎに送出される。また、信号Ｇ
ＥＩはアンドゲート１５の一方の入力端子に供給される
。
検出回路１４はＰＥＣ０ＵＮＴ １１で指示される擬
似エラー発生回数が１であることを検出し、信号ＥＱＩ
をオンにする。信号ＥＱＩはアンドゲート１６の一方の
入力端子に供給される。
似エラー発生回数が１であることを検出し、信号ＥＱＩ
をオンにする。信号ＥＱＩはアンドゲート１６の一方の
入力端子に供給される。
カウンタ更新タイミング作成回路１７はエラー検出回路
５１ないし５ｎで検出されたエラー信号の論理和信号を
微分し、さらにＰＥＣＴＲＬ ２１のビットＶの有効信
号との論理積信号にょシ、カウンタ更新タイミング信号
（ＴＩＭＩＮＧ） ｋ作成する。信号ＴＩＭＩＮＧはア
ンドゲート１５および】６の他方の入力端子へそれぞれ
加えられる。信号’Ｉ’ＩＭＩＮＧがオンで且つ信号Ｇ
ＥＬがオンであればアンドダート１５を介してＰＥＣ０
［入Ｔｌｌの更新が行われ、信号ＴＩＭＩＮＧがオンで
且つ信号ＥＱＩがオンであれば、アンドＰ−１１６を介
してＰＥＣＴＲＬ ２１のビットＶがリセットされ擬似
エラー発生が無効とされる。
５１ないし５ｎで検出されたエラー信号の論理和信号を
微分し、さらにＰＥＣＴＲＬ ２１のビットＶの有効信
号との論理積信号にょシ、カウンタ更新タイミング信号
（ＴＩＭＩＮＧ） ｋ作成する。信号ＴＩＭＩＮＧはア
ンドゲート１５および】６の他方の入力端子へそれぞれ
加えられる。信号’Ｉ’ＩＭＩＮＧがオンで且つ信号Ｇ
ＥＬがオンであればアンドダート１５を介してＰＥＣ０
［入Ｔｌｌの更新が行われ、信号ＴＩＭＩＮＧがオンで
且つ信号ＥＱＩがオンであれば、アンドＰ−１１６を介
してＰＥＣＴＲＬ ２１のビットＶがリセットされ擬似
エラー発生が無効とされる。
ＰＥＣＴＲＬ ２１のピッ）Ｖの有効信号はカウンタ更
新タイミング作成回路１７のほか擬似エラー発生湯所／
タイミング制御回路２２にも供給され擬似エラー信号の
発生を有効とする。
新タイミング作成回路１７のほか擬似エラー発生湯所／
タイミング制御回路２２にも供給され擬似エラー信号の
発生を有効とする。
（６）発明の効果
本発明によれば、擬似エラーの発生回数を制御可能と［
７、間欠障害および固定障害発生時の再試行機能の検証
を容易にすることができる。
７、間欠障害および固定障害発生時の再試行機能の検証
を容易にすることができる。
図面は本発明の一実施例としての擬似エラー発生方式を
行う回路のブロック回路図である。 １１・・・擬似エラー発生回数しソスタ、１２・・・減
算カウンタ、１３．１４・・・検出回路、１５．１６・
・・アンドゲート、１７・・・カウンタ更新タイミング
作成回路、２１・・・擬似エラー発生制御しソスタ、２
２・・・擬似エラー発生湯所／タイミング制御回路、３
１．３２．〜＋３ｎ・・・アンドゲート、４１゜４２、
〜，４ｎ・・・被試験回路１．２−、〜．ｎ１５１．５
２．〜ｍ５ｎ・・・エラー検出回路１，２゜ゞ 、ｎ。
行う回路のブロック回路図である。 １１・・・擬似エラー発生回数しソスタ、１２・・・減
算カウンタ、１３．１４・・・検出回路、１５．１６・
・・アンドゲート、１７・・・カウンタ更新タイミング
作成回路、２１・・・擬似エラー発生制御しソスタ、２
２・・・擬似エラー発生湯所／タイミング制御回路、３
１．３２．〜＋３ｎ・・・アンドゲート、４１゜４２、
〜，４ｎ・・・被試験回路１．２−、〜．ｎ１５１．５
２．〜ｍ５ｎ・・・エラー検出回路１，２゜ゞ 、ｎ。
Claims (1)
- 外部装置からの信号によシ擬似エラー発生湯所およびタ
イミングを設定される擬似エラー発生制御しソスタ、お
よび該擬似エラー発生制御しソスタの出力および被試験
回路の制御″信号を受けて擬似エラー信号を発生する擬
似エラー発生湯所／タイミング制御回路を備え、該擬似
エラー信号を該被試験回路に適用し、該被試験回路のエ
ラー検出回路からエラー信号を求める擬似エラー発生方
式において、前記外部装置からの信号を受けて擬似エラ
ー発生回数を設定する擬似エラー発生回数レジスタ、該
擬似エラー発生回数レジスタの内容を減算する減算カウ
ンタ、該被試験回路のエラー検出回路からのエラー信号
よりカウンタ更新タイミング信号を作成するカウンタ更
新タイミング作成回路、および該擬似エラー発生回数し
ソスタの内容および該カウンタ更新タイミング作成回路
からの信号を受け、該擬似エラー発生回数レジスタに設
定された発生回数に応じて該擬似エラー発生湯所／タイ
ミング制御回路から適用される擬似エラー信号の発生回
数を制御する判断回路、を具備することを特徴とする擬
似エラー発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197801A JPS5987560A (ja) | 1982-11-12 | 1982-11-12 | 擬似エラ−発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197801A JPS5987560A (ja) | 1982-11-12 | 1982-11-12 | 擬似エラ−発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987560A true JPS5987560A (ja) | 1984-05-21 |
Family
ID=16380569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197801A Pending JPS5987560A (ja) | 1982-11-12 | 1982-11-12 | 擬似エラ−発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987560A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247750A (ja) * | 1985-08-27 | 1987-03-02 | Nec Corp | 記憶装置 |
| EP1892877A1 (en) * | 2006-08-25 | 2008-02-27 | Alcatel Lucent | Digital signal receiver with Q-monitor |
| JP2011138211A (ja) * | 2009-12-25 | 2011-07-14 | Fujitsu Ltd | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 |
| JP2020077095A (ja) * | 2018-11-06 | 2020-05-21 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体システム及びテスト制御方法 |
-
1982
- 1982-11-12 JP JP57197801A patent/JPS5987560A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247750A (ja) * | 1985-08-27 | 1987-03-02 | Nec Corp | 記憶装置 |
| EP1892877A1 (en) * | 2006-08-25 | 2008-02-27 | Alcatel Lucent | Digital signal receiver with Q-monitor |
| WO2008022886A1 (en) * | 2006-08-25 | 2008-02-28 | Alcatel Lucent | Digital signal receiver with q-monitor |
| JP2010502066A (ja) * | 2006-08-25 | 2010-01-21 | アルカテル−ルーセント | Ｑモニターを持つデジタル信号受信機 |
| US7835464B2 (en) | 2006-08-25 | 2010-11-16 | Alcatel Lucent | Digital signal receiver with Q-monitor |
| JP2011138211A (ja) * | 2009-12-25 | 2011-07-14 | Fujitsu Ltd | 故障制御装置、プロセッサコア、演算処理装置、情報処理装置および擬似故障制御方法 |
| EP2348415A2 (en) | 2009-12-25 | 2011-07-27 | Fujitsu Limited | Error controlling system, processor and error injection method |
| US8468397B2 (en) | 2009-12-25 | 2013-06-18 | Fujitsu Limited | Error controlling system, processor and error injection method |
| JP2020077095A (ja) * | 2018-11-06 | 2020-05-21 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体システム及びテスト制御方法 |
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