JPS62114268A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62114268A JPS62114268A JP60257091A JP25709185A JPS62114268A JP S62114268 A JPS62114268 A JP S62114268A JP 60257091 A JP60257091 A JP 60257091A JP 25709185 A JP25709185 A JP 25709185A JP S62114268 A JPS62114268 A JP S62114268A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特にバイポー
ラ型半導体集積回路装置（以下ＳＩＰ・ＩＣという）に
おけるトランジスタの電極引出部の形成方法の改良に関
するものである。
ラ型半導体集積回路装置（以下ＳＩＰ・ＩＣという）に
おけるトランジスタの電極引出部の形成方法の改良に関
するものである。
［従来の技術］
一般に、８１Ｐ−ＩＣにおけるトランジスタは、ｐＨ接
合分離、選択駿化伎術を用いた酸化膜分離、または３重
拡散を用いる方法などによって電気的に独立した島内に
形成される。ここでは酸化膜分離によってｎｐｎ ｌ−
ランジスタを形成する方法について述べる。もちろん、
この方法は酸化膜分離以外の上記各種分離法を用いる場
合についても適用できるものである。
合分離、選択駿化伎術を用いた酸化膜分離、または３重
拡散を用いる方法などによって電気的に独立した島内に
形成される。ここでは酸化膜分離によってｎｐｎ ｌ−
ランジスタを形成する方法について述べる。もちろん、
この方法は酸化膜分離以外の上記各種分離法を用いる場
合についても適用できるものである。
第４Ａ図〜第４Ｅ図は従来の半導体装置の製造方法の主
要工程段階における状態を示す断面図である。以下この
製造方法について簡単に説明する。
要工程段階における状態を示す断面図である。以下この
製造方法について簡単に説明する。
低不純物濃度のｐ形（ｐ−形）シリコン基板１にコレク
タ埋込層となる高不純物ａ度のｎ形（＋）＋形）層２を
選択的に形成した後、それらの上にｎ−形エピタキシャ
ル層３を成長させる（第４Ａ図）。次に、下敷酸化膜１
０１の表面に形成した窒化膜２０１をマスクとして選択
酸化を施して厚い分１ｉ１化膜１０２を形成するが、こ
のときこの分離酸化膜１０２の下にはチャンネルカット
用のｐ形層４が同時に形成される（第４Ｂ図）。次に、
上述の選択酸化用のマスクとして用いた窒化ｇ！２０１
を下敷酸化１！！１０１とともに除去して、改めてイオ
ン注入保護用の酸化ｌ１１１０３を形成し、フォトレジ
ストＷＡ（この段階での７オトレジスト躾は図示せず）
をマスクとして、外部ベース層となるｐ＋形層５を、さ
らに、上記フォト・レジスト膜を除去し、改めてフォト
レジスト躾３０１を形成し、これをマスクとして活性ベ
ース層となるｐｒｔ３Ｆｍ６をイオン注入法によって形
成する（第４Ｃ図）。
タ埋込層となる高不純物ａ度のｎ形（＋）＋形）層２を
選択的に形成した後、それらの上にｎ−形エピタキシャ
ル層３を成長させる（第４Ａ図）。次に、下敷酸化膜１
０１の表面に形成した窒化膜２０１をマスクとして選択
酸化を施して厚い分１ｉ１化膜１０２を形成するが、こ
のときこの分離酸化膜１０２の下にはチャンネルカット
用のｐ形層４が同時に形成される（第４Ｂ図）。次に、
上述の選択酸化用のマスクとして用いた窒化ｇ！２０１
を下敷酸化１！！１０１とともに除去して、改めてイオ
ン注入保護用の酸化ｌ１１１０３を形成し、フォトレジ
ストＷＡ（この段階での７オトレジスト躾は図示せず）
をマスクとして、外部ベース層となるｐ＋形層５を、さ
らに、上記フォト・レジスト膜を除去し、改めてフォト
レジスト躾３０１を形成し、これをマスクとして活性ベ
ース層となるｐｒｔ３Ｆｍ６をイオン注入法によって形
成する（第４Ｃ図）。
続いて、フォトレジストＩ！！３０１を除去し、一般に
ホスシリク−１−ガラス（ＰＳＧ）からなるパッシベー
ション膜４０１を被着させ、ベースイオン注入層５．６
の７ニールとＰＳＧ狽４０１の焼き締めとを兼ねた熱処
理を行なって、中間段階の外部ベース層５１および活性
ベース層６１とした後、ＰＳＧＪＩ４０１にエミッタ電
（本取出用コンタク［・孔７０５よびコレクタ電機取出
用コンタクト孔８０を形成して、イオン注入法によって
Ｌミック１となるべきｎ＋形層７およびコレクタ電極取
出層となるべきｎ＋形１１８を形成する（第４Ｄ図）。
ホスシリク−１−ガラス（ＰＳＧ）からなるパッシベー
ション膜４０１を被着させ、ベースイオン注入層５．６
の７ニールとＰＳＧ狽４０１の焼き締めとを兼ねた熱処
理を行なって、中間段階の外部ベース層５１および活性
ベース層６１とした後、ＰＳＧＪＩ４０１にエミッタ電
（本取出用コンタク［・孔７０５よびコレクタ電機取出
用コンタクト孔８０を形成して、イオン注入法によって
Ｌミック１となるべきｎ＋形層７およびコレクタ電極取
出層となるべきｎ＋形１１８を形成する（第４Ｄ図）。
その後、各イオン注入層をアニールして、外部ベース１
ｉｉ５２および活性ベース層６２を完成させるとともに
エミッタ層７１およびコレクタ電極取出１１８１を形成
した後に、ベース電極取出用コンタクト孔５０を形成し
、各コンタクト孔５０．７０および８０に電極の突扱は
防止用の金属シリサイド［白金シリ゛す°イド（Ｐｔ
−８ｉ ＞、パラジウムシリサイド（Ｐｄ −８ｉ ）
など１１１５０１を形成した上で、アルミニウム＜ＡＨ
＞のような低抵抗金属によってベース電橋配線９．エミ
ッタ電極配線１０およびコレクタ電極前！１１１１を形
成する〈第４Ｅ図）。
ｉｉ５２および活性ベース層６２を完成させるとともに
エミッタ層７１およびコレクタ電極取出１１８１を形成
した後に、ベース電極取出用コンタクト孔５０を形成し
、各コンタクト孔５０．７０および８０に電極の突扱は
防止用の金属シリサイド［白金シリ゛す°イド（Ｐｔ
−８ｉ ＞、パラジウムシリサイド（Ｐｄ −８ｉ ）
など１１１５０１を形成した上で、アルミニウム＜ＡＨ
＞のような低抵抗金属によってベース電橋配線９．エミ
ッタ電極配線１０およびコレクタ電極前！１１１１を形
成する〈第４Ｅ図）。
第５図はこの従来の製造方法で製造されたトランジスタ
の平面パターン図である。
の平面パターン図である。
［発明が解決しようとする問題点］
ところで、トランジスタの周波数特性はベース・コレク
タ容量およびベース抵抗などに依存し、周波数特性の向
上にはこれらを小さくする必要がある。上記構造ではベ
ース抵抗を低下させるためにｐ＋形外部ベース層５２を
設けたのであるが、これはベース・コレクタ容量の増大
を招くという問題点があった。また、ベース抵抗は、第
５図に示すようにエミッタ層７１とベース電極取出用コ
ンタクト孔５０との距離り、にも依存し、従来のもので
はベース電極配線９とエミッタ電極配線１０との間隔と
、各電極配線９，１０の各コンタクト孔５０．７０から
のはみ出し分との合計距離となっており、フォトエツチ
ングの精度を向上して電極配線間隔を小さくしても、上
記はみ出し分はどうしても残るという問題点があった。
タ容量およびベース抵抗などに依存し、周波数特性の向
上にはこれらを小さくする必要がある。上記構造ではベ
ース抵抗を低下させるためにｐ＋形外部ベース層５２を
設けたのであるが、これはベース・コレクタ容量の増大
を招くという問題点があった。また、ベース抵抗は、第
５図に示すようにエミッタ層７１とベース電極取出用コ
ンタクト孔５０との距離り、にも依存し、従来のもので
はベース電極配線９とエミッタ電極配線１０との間隔と
、各電極配線９，１０の各コンタクト孔５０．７０から
のはみ出し分との合計距離となっており、フォトエツチ
ングの精度を向上して電極配線間隔を小さくしても、上
記はみ出し分はどうしても残るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ベース抵抗およびベース・コレクタ容量を小
さくできるとともに、少なくともエミッタ抵抗を小さく
できる半導体装置の製造方法を得ることを目的とする。
たもので、ベース抵抗およびベース・コレクタ容量を小
さくできるとともに、少なくともエミッタ抵抗を小さく
できる半導体装置の製造方法を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体装置の製造方法は、ベース電極を
第１のシリコン膜と金属シリサイド膜との二重層を介し
て活性ベース層から直接取出すようにし、またエミッタ
電極の一部を第２のシリコン膜で形成しこの第２のシリ
コン膜をマスクとして上記活性ベース層の金属シリサシ
イド膜形成のためのコンタクト孔あけを行なう方法であ
る。
第１のシリコン膜と金属シリサイド膜との二重層を介し
て活性ベース層から直接取出すようにし、またエミッタ
電極の一部を第２のシリコン膜で形成しこの第２のシリ
コン膜をマスクとして上記活性ベース層の金属シリサシ
イド膜形成のためのコンタクト孔あけを行なう方法であ
る。
［作用］
この発明においては、ベース′Ｎｉ極取出用コンタクト
孔とエミッタ層との距離の中に、ベース電極のベース′
Ｆｕ８１ｉ取出用コンタクト孔からのはみ出し分と、エ
ミッタ電極のエミッタ電極取出用コンタクト孔からのは
み出し分とを組入れる必要がなく、上記距離を短縮でき
ベース抵抗を小さくできる。
孔とエミッタ層との距離の中に、ベース電極のベース′
Ｆｕ８１ｉ取出用コンタクト孔からのはみ出し分と、エ
ミッタ電極のエミッタ電極取出用コンタクト孔からのは
み出し分とを組入れる必要がなく、上記距離を短縮でき
ベース抵抗を小さくできる。
また、高不純物濃度の外部ベース層を設けないので、ベ
ース・コレクタ容量の増大が生じない。ざらに、少なく
ともエミッタｉｗは第２のシリコン膜と金属シリサイド
膜とで形成しているため、エミッタ抵抗を小さくできる
。
ース・コレクタ容量の増大が生じない。ざらに、少なく
ともエミッタｉｗは第２のシリコン膜と金属シリサイド
膜とで形成しているため、エミッタ抵抗を小さくできる
。
［実りき例）
以下、この発明の実施例を図について説明づる。
なお、この実施例の説明において、従来の技術の説明と
型槽する部分については適宜その説明を省略する。
型槽する部分については適宜その説明を省略する。
第１Ａ図・−第１１図はこの発明の一実施例である半導
体装置の製造方法の主要工程段階における状態を示す断
面図である。この製造方法について説明すると、第４Ｂ
図に示す状態までは従来の製造方法と同様に、ｐ−形シ
リコン基板１にｎ”形コレクタ埋込８２．ｎ−形エビタ
キシヤル層３゜分離用酸化膜１０２およびチｒンネルカ
ット用ｐ形層４を形成した後、第４ＢＩ！ｌにおける窒
化膜２０１、下敷酸化ｌ１１１０１を除去し、改めてイ
オン注入保護用の酸化Ｉｌｌ １０３を形成し、図示し
ないフォトレジストマスクを介して活性ベース層となる
ｐ形１ｉ６をイオン注入法によって形成し、ベースＴｉ
極取出用コンタクト孔となるべき領域近傍の酸化！！Ｉ
１０３を除去し、その除去部分を含めて全表面にポリ
シリコンｉｌｌ ６０１を’！ＩＩ＠させる（第１Ａ図
）。次に、ポリシリコン膜６０１の全表面にｐ形不純物
を導入してから、シンタリングを行なうことによってｐ
゛形廁６を中間段階の活性ベース１６１とした後、ポリ
シリコンＮｕ ６０１を選択エツチング除去し、改めて
酸化を１テなって酸化膜１０３があった位置に酸化膜１
０５、残されたポリシリコン膜６０１の表面に酸化膜１
０６を形成し、さらに全表面にＰＳＧ膜４０１を形成す
る（第１Ｂ図）。次に、フォトレジストマスク（図示せ
ず）を用いた選択エツチングによって、エミッタＩＩＪ
Ｂよび」レクタ電極取出層となるべき領域のａ化膜１０
５、ＰＳＧｉｌ１４０１を除去し、ポリシリコンＩＫ６
０．２を被着さける。この後、ポリシリコン膜６０２に
ｎ形不袖物を高濃度にイオン注入した侵ドライブを行な
い、このポリシリコン表６０２からｎ形不純物を拡散さ
けてエミッタ層となるべきｎ”形ｍ ７１ Ｊ５よびコ
レクタ電極収出層となるべきｎ＋形虐８１を形成する（
第１Ｃ図）。次に、減圧ＣＶＤ法などで窒化ｍ２０３を
ポリシリコン１１１６０２の表面に形成した後、この窒
化膜２０３を含めて上記拡散源となったポリシリコン膜
部分６０２．６０３のみを残すように選択エツチングし
た後、レジスト膜３０２をマスクとしてベース・コンタ
クトの孔あけを行なう（第１Ｄ図）。このとぎ、レジス
ト膜３０２は上記エミッタ層形成のポリシリコン膜６０
２の内部になるようにして、このポリシリコンＩＩ！６
０２を一部マスクとしてベース・コンタクトとそれ続く
ポリシリコン膜６０１の表面の酸化！１１０６．ＰＳＧ
ｉ！４０１をエツチング除去している。さらに、この酸
化膜エツチングを異方性エツチングのＲＩＥ（リアクテ
ィブ・イオン・エツチング）法などで行なう場合は、上
記ポリシリコン１６０２．６０３を選択エツチングした
ときのレジスト膜を残してＩ３キ、この酸化膜エツチン
グ時の窒化１９１２０３．ポリシリコン［１６０２，６
０３のｍ減りを防止することがある。
体装置の製造方法の主要工程段階における状態を示す断
面図である。この製造方法について説明すると、第４Ｂ
図に示す状態までは従来の製造方法と同様に、ｐ−形シ
リコン基板１にｎ”形コレクタ埋込８２．ｎ−形エビタ
キシヤル層３゜分離用酸化膜１０２およびチｒンネルカ
ット用ｐ形層４を形成した後、第４ＢＩ！ｌにおける窒
化膜２０１、下敷酸化ｌ１１１０１を除去し、改めてイ
オン注入保護用の酸化Ｉｌｌ １０３を形成し、図示し
ないフォトレジストマスクを介して活性ベース層となる
ｐ形１ｉ６をイオン注入法によって形成し、ベースＴｉ
極取出用コンタクト孔となるべき領域近傍の酸化！！Ｉ
１０３を除去し、その除去部分を含めて全表面にポリ
シリコンｉｌｌ ６０１を’！ＩＩ＠させる（第１Ａ図
）。次に、ポリシリコン膜６０１の全表面にｐ形不純物
を導入してから、シンタリングを行なうことによってｐ
゛形廁６を中間段階の活性ベース１６１とした後、ポリ
シリコンＮｕ ６０１を選択エツチング除去し、改めて
酸化を１テなって酸化膜１０３があった位置に酸化膜１
０５、残されたポリシリコン膜６０１の表面に酸化膜１
０６を形成し、さらに全表面にＰＳＧ膜４０１を形成す
る（第１Ｂ図）。次に、フォトレジストマスク（図示せ
ず）を用いた選択エツチングによって、エミッタＩＩＪ
Ｂよび」レクタ電極取出層となるべき領域のａ化膜１０
５、ＰＳＧｉｌ１４０１を除去し、ポリシリコンＩＫ６
０．２を被着さける。この後、ポリシリコン膜６０２に
ｎ形不袖物を高濃度にイオン注入した侵ドライブを行な
い、このポリシリコン表６０２からｎ形不純物を拡散さ
けてエミッタ層となるべきｎ”形ｍ ７１ Ｊ５よびコ
レクタ電極収出層となるべきｎ＋形虐８１を形成する（
第１Ｃ図）。次に、減圧ＣＶＤ法などで窒化ｍ２０３を
ポリシリコン１１１６０２の表面に形成した後、この窒
化膜２０３を含めて上記拡散源となったポリシリコン膜
部分６０２．６０３のみを残すように選択エツチングし
た後、レジスト膜３０２をマスクとしてベース・コンタ
クトの孔あけを行なう（第１Ｄ図）。このとぎ、レジス
ト膜３０２は上記エミッタ層形成のポリシリコン膜６０
２の内部になるようにして、このポリシリコンＩＩ！６
０２を一部マスクとしてベース・コンタクトとそれ続く
ポリシリコン膜６０１の表面の酸化！１１０６．ＰＳＧ
ｉ！４０１をエツチング除去している。さらに、この酸
化膜エツチングを異方性エツチングのＲＩＥ（リアクテ
ィブ・イオン・エツチング）法などで行なう場合は、上
記ポリシリコン１６０２．６０３を選択エツチングした
ときのレジスト膜を残してＩ３キ、この酸化膜エツチン
グ時の窒化１９１２０３．ポリシリコン［１６０２，６
０３のｍ減りを防止することがある。
また、ここではコレクタ電極取出層８１の表面にもポリ
シリコン［１６０３を残したが、既にコレクタ電極取出
Ｗ！Ｊ８１は拡散されており、ポリシリコン膜６０３を
除去することも可能である。低温（８００℃〜９００℃
程度）での酸化を行なってｎ十層のポリシリコン膜６０
２．６０３の側壁に厚い酸化Ｉ１１０８を、またｐ形層
の活性ベース層６２とｐ＋形層のポリシリコン膜６０１
の表面に薄い酸化膜１０７を形成する（第１Ｅ図）。こ
れはよ（知られたように、ｎ＋形不純物の燐や砒素が高
１１１度に入ったシリコンおよびポリシリコンでは低温
はど珊速酸化が行なわれることを利用している。次に、
減圧ＣＶＤなどで窒化膜を表面に形成した後、ＲＩＥな
どの異方性全面エツチングを行なうと、酸化１１０１０
７．１０８の側壁にのみ窒化ＩＩ！２０４が残る（第１
Ｆ図）。次に、酸（ヒ議エツチングを行ない窒化膜２０
３．２０４を全面除去し、さらにポリシリコン膜６０１
の表面に残った薄い酸化膜１０７をウォッシュアウトす
ることによってポリシリコン！１１６０１．６０２．６
０３の表面が現われる（第１Ｇ図）。ここで、ポリシリ
コン慢６０２．６０３のＩＩＩＩＪ室に窒化膜２０４を
形成したのは、ポリシリコン膜６０２，６０３の側壁に
形咬された厚い酸化膜１０８がポリシリコン膜６０１表
面の薄い酸化１ｔ！Ｊ１０７をウォッシュアウトすると
きに唄減りすることを防止するためである。また、窒１
ヒ膜２０４を形成する代わりに、薄い酸化膜１０７のウ
ォッシュアウトをＲＩＥにより（行なうことも可能であ
る。これは製造工程が簡素化できるが、エツチング精度
のｂＪ ｍに十分注意することが必要である。Ｐｔ、Ｐ
ｄ、Ｔｉ。
シリコン［１６０３を残したが、既にコレクタ電極取出
Ｗ！Ｊ８１は拡散されており、ポリシリコン膜６０３を
除去することも可能である。低温（８００℃〜９００℃
程度）での酸化を行なってｎ十層のポリシリコン膜６０
２．６０３の側壁に厚い酸化Ｉ１１０８を、またｐ形層
の活性ベース層６２とｐ＋形層のポリシリコン膜６０１
の表面に薄い酸化膜１０７を形成する（第１Ｅ図）。こ
れはよ（知られたように、ｎ＋形不純物の燐や砒素が高
１１１度に入ったシリコンおよびポリシリコンでは低温
はど珊速酸化が行なわれることを利用している。次に、
減圧ＣＶＤなどで窒化膜を表面に形成した後、ＲＩＥな
どの異方性全面エツチングを行なうと、酸化１１０１０
７．１０８の側壁にのみ窒化ＩＩ！２０４が残る（第１
Ｆ図）。次に、酸（ヒ議エツチングを行ない窒化膜２０
３．２０４を全面除去し、さらにポリシリコン膜６０１
の表面に残った薄い酸化膜１０７をウォッシュアウトす
ることによってポリシリコン！１１６０１．６０２．６
０３の表面が現われる（第１Ｇ図）。ここで、ポリシリ
コン慢６０２．６０３のＩＩＩＩＪ室に窒化膜２０４を
形成したのは、ポリシリコン膜６０２，６０３の側壁に
形咬された厚い酸化膜１０８がポリシリコン膜６０１表
面の薄い酸化１ｔ！Ｊ１０７をウォッシュアウトすると
きに唄減りすることを防止するためである。また、窒１
ヒ膜２０４を形成する代わりに、薄い酸化膜１０７のウ
ォッシュアウトをＲＩＥにより（行なうことも可能であ
る。これは製造工程が簡素化できるが、エツチング精度
のｂＪ ｍに十分注意することが必要である。Ｐｔ、Ｐ
ｄ、Ｔｉ。
Ｗ、ＭＯなどのシリコン６よびポリシリコン膜との間に
金属シリサイドを形成する金属層（図示せず）を全表面
に蒸着またはスパッタリングによって形成した後、シン
タリングを行なって金属シリサイド膜５０１．５０２を
活性ベース１１６２の露出面およびポリシリコン膜６０
１，６０２，６０３の表面に形成してから金属シリサイ
ド膜を残して金属層を王水などでエツチング除去する〈
第１ＨＩＭ）。次に、パッシベーション用窒化１２０２
（ｌ化膜でもよい）を被猜させた後にこの窒化膜２０２
に選択エツチングを施してベース電極取出用コンタクト
孔ｂＯ，エミッタ電極取出用フンタクト孔７０およびコ
レクタ電極取出用コンタクト孔８０を形成した後、たと
えばへ庭などの低抵抗金属によってベース電極配線９．
エミッタ電極配線１０およびコレクタ電極取出１１をそ
れぞれ形成する（第１１図２゜ ざらに他の実施例としてベース電極の一部となるポリシ
リコン膜６０１の形成に際して、第２１ｉ！Ｊに示すよ
うに、第１Ａ図での酸化膜゛１０３のエツチングを過剰
に行なうことでシリコン島３の側壁にポリシリコン膜６
０１が接するようになり、第１Ｇ図中のポリシリコン［
１６０１の活性ベース層６２との接面９０が小さくてよ
くベース面積の縮小が行なえる。酪化ｌ１１０３のエツ
チングはポリシリコン膜６０１からの拡散Ｍ６３が活性
ベース暦６２の深さと同程度となることが耐圧の関係か
ら最もよい。また、ポリシリコン１１６０１の形成を活
性ベース１１１６２の形成前に行なうことによって、活
性ベースｌｉ！６２の深さの制御を行なうことができる
とともにこの活性ベース層の結晶欠陥防止の向上を図る
ことができる。
金属シリサイドを形成する金属層（図示せず）を全表面
に蒸着またはスパッタリングによって形成した後、シン
タリングを行なって金属シリサイド膜５０１．５０２を
活性ベース１１６２の露出面およびポリシリコン膜６０
１，６０２，６０３の表面に形成してから金属シリサイ
ド膜を残して金属層を王水などでエツチング除去する〈
第１ＨＩＭ）。次に、パッシベーション用窒化１２０２
（ｌ化膜でもよい）を被猜させた後にこの窒化膜２０２
に選択エツチングを施してベース電極取出用コンタクト
孔ｂＯ，エミッタ電極取出用フンタクト孔７０およびコ
レクタ電極取出用コンタクト孔８０を形成した後、たと
えばへ庭などの低抵抗金属によってベース電極配線９．
エミッタ電極配線１０およびコレクタ電極取出１１をそ
れぞれ形成する（第１１図２゜ ざらに他の実施例としてベース電極の一部となるポリシ
リコン膜６０１の形成に際して、第２１ｉ！Ｊに示すよ
うに、第１Ａ図での酸化膜゛１０３のエツチングを過剰
に行なうことでシリコン島３の側壁にポリシリコン膜６
０１が接するようになり、第１Ｇ図中のポリシリコン［
１６０１の活性ベース層６２との接面９０が小さくてよ
くベース面積の縮小が行なえる。酪化ｌ１１０３のエツ
チングはポリシリコン膜６０１からの拡散Ｍ６３が活性
ベース暦６２の深さと同程度となることが耐圧の関係か
ら最もよい。また、ポリシリコン１１６０１の形成を活
性ベース１１１６２の形成前に行なうことによって、活
性ベースｌｉ！６２の深さの制御を行なうことができる
とともにこの活性ベース層の結晶欠陥防止の向上を図る
ことができる。
第３図はこのようにして製造された、従来の第５図に対
応するトランジスタの平面パターン図で、エミッタ１１
７１と、ベース電極９にポリシリコン膜６０１を介して
つながっている金属シリサイド１１５０１との距ＩＩＩ
Ｄ ２は、拡散のための窓あけ部（７１に相当）と拡
散源となるポリシリコン膜６０２との重ね合わせ部分で
決まるので、従来の第５図に示した距離り、に比して小
さくできる。このため、ベース抵抗はその分だけ小さく
なるのみでなく、従来のｐ＋形外部ベベーＩｉ’１５２
（数１０Ω／口〜１００Ω／口）の代わりに低比抵抗の
金属シリサイド族５０１（数Ω／口〜数１０Ω／口）を
用いたので小さくなる。また、コレクタ電極をポリシリ
コン膜６０３．金属シリサイド膜５０２で、エミッタ電
極をポリシリコン膜６０２．金属シリサイド９１５０２
で形成しているため、コンタクト抵抗が小さくなり、そ
の結果コレクタ抵抗。
応するトランジスタの平面パターン図で、エミッタ１１
７１と、ベース電極９にポリシリコン膜６０１を介して
つながっている金属シリサイド１１５０１との距ＩＩＩ
Ｄ ２は、拡散のための窓あけ部（７１に相当）と拡
散源となるポリシリコン膜６０２との重ね合わせ部分で
決まるので、従来の第５図に示した距離り、に比して小
さくできる。このため、ベース抵抗はその分だけ小さく
なるのみでなく、従来のｐ＋形外部ベベーＩｉ’１５２
（数１０Ω／口〜１００Ω／口）の代わりに低比抵抗の
金属シリサイド族５０１（数Ω／口〜数１０Ω／口）を
用いたので小さくなる。また、コレクタ電極をポリシリ
コン膜６０３．金属シリサイド膜５０２で、エミッタ電
極をポリシリコン膜６０２．金属シリサイド９１５０２
で形成しているため、コンタクト抵抗が小さくなり、そ
の結果コレクタ抵抗。
エミッタ抵抗を小さくできる。さらに、ｌ１１＋形外部
ベース層５２を用いず、活性ベース層６２自体若干小さ
くなっているので、ベース・コレクタ容量も小さくなる
。このためトランジスタの周波数特性は改良される。
ベース層５２を用いず、活性ベース層６２自体若干小さ
くなっているので、ベース・コレクタ容量も小さくなる
。このためトランジスタの周波数特性は改良される。
［発明の効果］
以上のようにこの発明によれば、ベース電極を第１のシ
リコン膜と金属シリサイド膜との二重層で引出活性ベー
ス層に接する分離領域上に形成し、エミッタ電極の一部
を第２のシリコン膜で形成してこの第２のシリコン膜を
マスクとして上記引出活性ベース層の金属シリサイド膜
形成のためのベース・コンタクト孔あけを行なったので
、ベース電極取出用コンタクト孔とエミッタ層との距離
を小さくしベース抵抗を小さくできる。また、少なくと
もエミッタ電極は第２のシリコン膜と金属シリサイド族
とで形成しているため、コンタクト抵抗が小さくなり、
その結果エミッタ抵抗を小さくできる。さらに、高不純
物濃度の外部ベース層を設けないので、ベース・コレク
タ容量を小さくできる。このため周波数特性の良好なト
ランジスタが得られるなどの効果がある。
リコン膜と金属シリサイド膜との二重層で引出活性ベー
ス層に接する分離領域上に形成し、エミッタ電極の一部
を第２のシリコン膜で形成してこの第２のシリコン膜を
マスクとして上記引出活性ベース層の金属シリサイド膜
形成のためのベース・コンタクト孔あけを行なったので
、ベース電極取出用コンタクト孔とエミッタ層との距離
を小さくしベース抵抗を小さくできる。また、少なくと
もエミッタ電極は第２のシリコン膜と金属シリサイド族
とで形成しているため、コンタクト抵抗が小さくなり、
その結果エミッタ抵抗を小さくできる。さらに、高不純
物濃度の外部ベース層を設けないので、ベース・コレク
タ容量を小さくできる。このため周波数特性の良好なト
ランジスタが得られるなどの効果がある。
第１Ａ図〜第１１図は、この発明の一実旅例である半導
体装置の製造方法の主要工程段階における状態を示す断
面図である。 第２図は、この発明の他の実施例である半導体装置の製
造方法の一主要工程での状態を示す断面図である。 第３図は、この発明の製造方法で製造されたトランジス
タの平面パターン図である。 第４Ａ図〜第４Ｅ図は、従来の半導体装置の暇造方法の
主要工程段階における状態を示す断面図である。 第５図は、従来の製造方法で製造されたトランジスタの
平面パターン図である。 図において、１はｐ−形シリコン基板、２はｎ“形コレ
クタ埋込層、３はｎ−形エピタキシャル層、４はチャン
ネルカット用ｐ形層、６はｐ形層、９はベース電極配線
、１０はエミッタ電極配線、１１はフレフタ電極配線、
６１．６２は活性ベース層、６３は拡散層、７１．８１
はｎ＋形層、５０はベース電極取出用コンタクト孔、７
０はエミッタｉ極数出用コンタクト孔、８０はコレクタ
電橋取出用コンタクト孔、９０は接面、１０２は分離用
酸化膜、１０３，１０５．１０Ｇは酸化膜、１０７はコ
い酸化膜、１０８はノワい酸化膜、２０２はパッシベー
ション用窒化護、２０３，２０４は窒化膜、３０２はレ
ジスト膜、４０１はＰＳＧ膜、５０１，５０２は金属シ
リサイド膜、６０１・。 ６０２．６０３はポリシリコン膜である。 なお、各図中同一符号は同一または相当部分を示す。
体装置の製造方法の主要工程段階における状態を示す断
面図である。 第２図は、この発明の他の実施例である半導体装置の製
造方法の一主要工程での状態を示す断面図である。 第３図は、この発明の製造方法で製造されたトランジス
タの平面パターン図である。 第４Ａ図〜第４Ｅ図は、従来の半導体装置の暇造方法の
主要工程段階における状態を示す断面図である。 第５図は、従来の製造方法で製造されたトランジスタの
平面パターン図である。 図において、１はｐ−形シリコン基板、２はｎ“形コレ
クタ埋込層、３はｎ−形エピタキシャル層、４はチャン
ネルカット用ｐ形層、６はｐ形層、９はベース電極配線
、１０はエミッタ電極配線、１１はフレフタ電極配線、
６１．６２は活性ベース層、６３は拡散層、７１．８１
はｎ＋形層、５０はベース電極取出用コンタクト孔、７
０はエミッタｉ極数出用コンタクト孔、８０はコレクタ
電橋取出用コンタクト孔、９０は接面、１０２は分離用
酸化膜、１０３，１０５．１０Ｇは酸化膜、１０７はコ
い酸化膜、１０８はノワい酸化膜、２０２はパッシベー
ション用窒化護、２０３，２０４は窒化膜、３０２はレ
ジスト膜、４０１はＰＳＧ膜、５０１，５０２は金属シ
リサイド膜、６０１・。 ６０２．６０３はポリシリコン膜である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）半導体基板の表面に分離領域に囲まれコレクタ領
域を構成すべき第１導電形層を形成する第１の工程、前
記第１導電形層の表面の一部に第２導電形のベース層を
形成する第２の工程、前記ベース層の表面の一部から該
ベース層に接する前記分離領域の表面にわたって第１の
シリコン膜を形成する第３の工程、前記ベース層の表面
を含む前記第１導電形層の表面および前記第１のシリコ
ン膜の表面にシリコン酸化膜を形成する第４の工程、前
記シリコン酸化膜に選択エッチングを施して前記第１導
電形層のコレクタ電極取出層を形成すべき部分の表面お
よびエミッタ層を形成すべき部分の表面の前記シリコン
酸化膜を除去する第５の工程、前記露出した前記コレク
タ電極取出層を形成すべき部分の表面、前記露出したエ
ミッタ層を形成すべき部分の表面および前記シリコン酸
化膜の表面に第２のシリコン膜を形成し該第２のシリコ
ン膜に第１導電形の不純物を高濃度に導入した後、アニ
ーリングを施して前記コレクタ電極取出層を形成すべき
部分および前記エミッタ層を形成すべき部分に前記第２
のシリコン膜から前記第１導電形の不純物を拡散させて
前記エミッタ層および前記コレクタ電極取出層を形成す
る第６の工程、前記第２のシリコン膜の表面に第１のシ
リコン窒化膜を形成した後、少なくとも該第１のシリコ
ン窒化膜および前記第２のシリコン膜が前記エミッタ層
を覆う部分を残すよう前記第１のシリコン窒化膜および
前記第２のシリコン膜を選択的に除去する第７の工程、
前記ベース層のベース電極取出領域の表面および前記第
１のシリコン膜の表面の前記シリコン酸化膜を選択的に
除去する第８の工程、少なくとも、前記エミッタ層の表
面の前記第２のシリコン膜の側壁に厚いシリコン酸化膜
を、ならびに第８の工程で前記露出したベース電極取出
領域の表面および前記第１のシリコン膜の表面に薄いシ
リコン酸化膜を比較的低温で酸化することによって形成
する第９の工程、前記第１のシリコン窒化膜を除去した
後、前記薄いシリコン酸化膜をウォッシュアウトする第
１０の工程、前記露出したベース電極取出領域の表面、
前記露出した第１のシリコン膜の表面および前記露出し
た第２のシリコン膜の表面に金属シリサイド膜を形成す
る第１１の工程、ならびに前記分離領域の表面および該
分離領域で囲まれ前記各工程を経た領域の表面に保護膜
を形成しそれぞれ該保護膜に設けた開孔を通して前記第
１のシリコン膜上位置にベース電極、前記エミッタ層上
位置にエミッタ電極および前記コレクタ電極取出層上位
置にコレクタ電極を形成する第１２の工程を備えたこと
を特徴とする半導体装置の製造方法。 - （２）前記第１のシリコン膜は、第１の工程後、全領域
の表面に多結晶シリコン膜を形成し、該多結晶シリコン
膜に第２導電形の不純物を導入した後パターニングを施
して前記多結晶シリコン膜を前記第１導電形層のベース
層を形成すべき部分の表面の一部から該第１導電形層に
接する前記分離領域の表面にわたって残すことによって
形成される特許請求の範囲第１項記載の半導体装置の製
造方法。 - （３）前記第２のシリコン膜は多結晶シリコン膜である
特許請求の範囲第１項記載の半導体装置の製造方法。 - （４）第９の工程の後、前記厚いシリコン酸化膜の表面
および前記第１のシリコン窒化膜の表面に第２のシリコ
ン窒化膜を形成し、該第１および第２のシリコン窒化膜
の異方性全面エッチングを行なつて前記第２のシリコン
膜の表面および前記厚いシリコン酸化膜の表面にシリコ
ン窒化膜を残した後、前記薄いシリコン酸化膜をウォッ
シュアウトし、この後該シリコン窒化膜を除去する特許
請求の範囲１項記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257091A JPH0611055B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体装置の製造方法 |
| US06/929,368 US4740482A (en) | 1985-11-13 | 1986-11-12 | Method of manufacturing bipolar transistor |
| GB8627128A GB2183093B (en) | 1985-11-13 | 1986-11-13 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257091A JPH0611055B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114268A true JPS62114268A (ja) | 1987-05-26 |
| JPH0611055B2 JPH0611055B2 (ja) | 1994-02-09 |
Family
ID=17301616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257091A Expired - Lifetime JPH0611055B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611055B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989458A (ja) * | 1982-11-15 | 1984-05-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59112655A (ja) * | 1982-12-18 | 1984-06-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS60103669A (ja) * | 1983-11-10 | 1985-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JPS60207375A (ja) * | 1984-03-30 | 1985-10-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-11-13 JP JP60257091A patent/JPH0611055B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5989458A (ja) * | 1982-11-15 | 1984-05-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59112655A (ja) * | 1982-12-18 | 1984-06-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS60103669A (ja) * | 1983-11-10 | 1985-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| JPS60207375A (ja) * | 1984-03-30 | 1985-10-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611055B2 (ja) | 1994-02-09 |
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