JPS60111462A - プレ−ナ形半導体装置 - Google Patents
プレ−ナ形半導体装置Info
- Publication number
- JPS60111462A JPS60111462A JP58219903A JP21990383A JPS60111462A JP S60111462 A JPS60111462 A JP S60111462A JP 58219903 A JP58219903 A JP 58219903A JP 21990383 A JP21990383 A JP 21990383A JP S60111462 A JPS60111462 A JP S60111462A
- Authority
- JP
- Japan
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- guard ring
- semiconductor device
- electrode
- semiconductor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はプレーナ形半導体装置の耐圧特性の改善に関
するものである。
するものである。
従来のこの種のプレーナ形半導体装置を第１図。
第２図に示す。第１図は半導体装置の平面図であり、電
極は省略している。第２図は第１図のＩ−■線による断
面を電極と共に示した断面図である。
極は省略している。第２図は第１図のＩ−■線による断
面を電極と共に示した断面図である。
図中、１は第１導電形の半導体基板、２は半導体基板１
とは反対の導電形、即ち第２導電形の半導体領域、３は
同じく第２導電形の半導体領域で、半導体領域２をとり
囲む様に形成されたガードリング、４は絶縁膜、５ａは
半導体領域２に接触して形成された電極、５ｂは半導体
基板１の裏面全面に形成された電極、６はガードリング
３に接触して形成されたガードリング電極、７は電極５
ａと半導体領域２との接触領域、８はガードリング３と
ガードリング電極６との接触領域、Ｊｌは半導体領域２
と半導体基板１とのＰＮ接合、Ｊ２はガードリング３と
半導体基板１とのＰＮ接合である。
とは反対の導電形、即ち第２導電形の半導体領域、３は
同じく第２導電形の半導体領域で、半導体領域２をとり
囲む様に形成されたガードリング、４は絶縁膜、５ａは
半導体領域２に接触して形成された電極、５ｂは半導体
基板１の裏面全面に形成された電極、６はガードリング
３に接触して形成されたガードリング電極、７は電極５
ａと半導体領域２との接触領域、８はガードリング３と
ガードリング電極６との接触領域、Ｊｌは半導体領域２
と半導体基板１とのＰＮ接合、Ｊ２はガードリング３と
半導体基板１とのＰＮ接合である。
この様なプレーナ形半導体装置において、電極５ａ、５
ｂ間に電圧を印加すると空乏層は半導体基板１と半導体
領域２とのＰＮ接合Ｊ１から広がり、ガードリング３に
よってさらに広がり、空乏層の実質的な曲率半径は大き
くなる。
ｂ間に電圧を印加すると空乏層は半導体基板１と半導体
領域２とのＰＮ接合Ｊ１から広がり、ガードリング３に
よってさらに広がり、空乏層の実質的な曲率半径は大き
くなる。
より詳しくは、このとき、ガードリング電極６はガード
リング３と同電位であり、ガードリング電極６と接する
絶縁膜４における絶縁膜上下の電位差は小さくなる。し
たがって空乏層はガードリング３によって実質的な曲率
半径が大きくなり、さらに該空乏層はガードリング電極
６によって絶縁膜上下の電位差の影響を受けることなく
広がり、高い耐圧を得ることができる。
リング３と同電位であり、ガードリング電極６と接する
絶縁膜４における絶縁膜上下の電位差は小さくなる。し
たがって空乏層はガードリング３によって実質的な曲率
半径が大きくなり、さらに該空乏層はガードリング電極
６によって絶縁膜上下の電位差の影響を受けることなく
広がり、高い耐圧を得ることができる。
しかしながら、この従来装置ではガードリング３とガー
ドリング電極６との接触領域８を形成した後に該装置を
加熱処理したとき、加熱処理前後で耐圧が低下する欠点
があった。その−例としてこの種の半導体装置に電圧を
印加したときの耐圧特性を第３図に示す。即ち、ガード
リング３とガードリング電極６との接触領域８をガード
リング３に沿ってリング状に設けたこの半導体装置は、
加熱処理前では同図の曲線ａに示すように、耐圧波形が
１３００ Ｖとハードにでていたが、加熱処理後には同
図の曲線すに示すように、１００ＯＶ程度のソフト波形
になることがあった。これはガードリング３とガードリ
ング電極６との接触領域８がガードリング３に沿ってリ
ング状になり、半導体表面に現われるガードリング３の
ＰＮ接合Ｊ２と、接触領域８の端８ａとの距離が近いた
め、加熱処理による半導体と絶縁膜４の熱膨張率の差に
起因する歪が耐圧劣化をもたらしていると考えられる。
ドリング電極６との接触領域８を形成した後に該装置を
加熱処理したとき、加熱処理前後で耐圧が低下する欠点
があった。その−例としてこの種の半導体装置に電圧を
印加したときの耐圧特性を第３図に示す。即ち、ガード
リング３とガードリング電極６との接触領域８をガード
リング３に沿ってリング状に設けたこの半導体装置は、
加熱処理前では同図の曲線ａに示すように、耐圧波形が
１３００ Ｖとハードにでていたが、加熱処理後には同
図の曲線すに示すように、１００ＯＶ程度のソフト波形
になることがあった。これはガードリング３とガードリ
ング電極６との接触領域８がガードリング３に沿ってリ
ング状になり、半導体表面に現われるガードリング３の
ＰＮ接合Ｊ２と、接触領域８の端８ａとの距離が近いた
め、加熱処理による半導体と絶縁膜４の熱膨張率の差に
起因する歪が耐圧劣化をもたらしていると考えられる。
この発明は上記の様な従来のものの欠点を除去するため
になされたもので、ガードリングとガードリング電極と
の接触領域を礼状に点在させ、その接触面積を小さくす
ることにより、接触領域形成後の加熱処理による歪の影
響を最小限に抑え、ガードリング電極の効果を保有した
まま、耐圧特性を改善させたプレーナ形半導体装置を提
供することを目的としている。
になされたもので、ガードリングとガードリング電極と
の接触領域を礼状に点在させ、その接触面積を小さくす
ることにより、接触領域形成後の加熱処理による歪の影
響を最小限に抑え、ガードリング電極の効果を保有した
まま、耐圧特性を改善させたプレーナ形半導体装置を提
供することを目的としている。
以下この発明の一実施例を図を用いて説明する。
第４図はこの発明の一実施例によるプレーナ形半導体装
置の平面図を、電極５ａ、ガードリング電極６を省略し
て表わしたもの、第５図は第４図の■−■線断面図で、
電極５ａ、ガードリング電極６と共に示したものである
。図中第１図、第２図と同一または相当部分は同じ符号
で示されている。
置の平面図を、電極５ａ、ガードリング電極６を省略し
て表わしたもの、第５図は第４図の■−■線断面図で、
電極５ａ、ガードリング電極６と共に示したものである
。図中第１図、第２図と同一または相当部分は同じ符号
で示されている。
このような半導体装置においてはガードリング３とガー
ドリング電極６との接触領域８が礼状に点在し、接触面
積が小さくなったため、接触領域８形成後の加熱処理で
の歪の影響が最小限に抑えられるばかりでな（、ガード
リング電極８の効果を保有したままであるので、半導体
装置に電圧を印加したとき安定した空乏層の広がりが得
られ、耐圧特性が改善される。
ドリング電極６との接触領域８が礼状に点在し、接触面
積が小さくなったため、接触領域８形成後の加熱処理で
の歪の影響が最小限に抑えられるばかりでな（、ガード
リング電極８の効果を保有したままであるので、半導体
装置に電圧を印加したとき安定した空乏層の広がりが得
られ、耐圧特性が改善される。
なお上記実施例ではガードリング３を１本備えた半導体
装置を例にとって説明したが、本発明は２本以上のガー
ドリング３を備えた半導体装置にも適用されることはい
うまでもなく、また半導体装置としてはダイオードに限
らず、トランジスタやサイリスタなどでもよい。
装置を例にとって説明したが、本発明は２本以上のガー
ドリング３を備えた半導体装置にも適用されることはい
うまでもなく、また半導体装置としてはダイオードに限
らず、トランジスタやサイリスタなどでもよい。
以上のように、この発明に係るプレーナ形半導体装置に
よれば、ＰＮ接合を取り囲む様にガードリングを設け、
そのガードリングとガードリング電極との接触領域が礼
状に点在し、接触面積が小さくなるようにしたので、接
触領域形成後の加熱処理による歪の影響を最小限に抑え
ることができ、半導体装置の耐圧特性を大幅に改善でき
る効果がある。
よれば、ＰＮ接合を取り囲む様にガードリングを設け、
そのガードリングとガードリング電極との接触領域が礼
状に点在し、接触面積が小さくなるようにしたので、接
触領域形成後の加熱処理による歪の影響を最小限に抑え
ることができ、半導体装置の耐圧特性を大幅に改善でき
る効果がある。
第１図は従来のプレーナ形半導体装置で、電極。
ガードリング電極を省略したものの平面図、第２図は第
１図のＴ−Ｔ線断面を、電極５ａ、ガードリング電極６
と共に示した断面図、第３図は従来のプレーナ形半導体
装置の接触領域形成後の加熱す 処理前後の耐圧特性の一例を示も図、第４図はこ５図は
第４図のｌｌ−Ｔｌ線断面を、電極５ａ、ガードリング
電極６と共に示した断面図である。 図中、１は第１導電形の半導体基板、２は第２導電形の
半導体領域、３はガードリング、４は絶電極と半導体と
の接触領域、８はガードリング電極と半導体との接触領
域である。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 ［ｍＡ］ ０ ５００１０００１３００ （ｙ） 電 足− 第４図 第５図 手続補正書（自発） ２１発明の名称 プレーナ形半導体装置 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 以 上
１図のＴ−Ｔ線断面を、電極５ａ、ガードリング電極６
と共に示した断面図、第３図は従来のプレーナ形半導体
装置の接触領域形成後の加熱す 処理前後の耐圧特性の一例を示も図、第４図はこ５図は
第４図のｌｌ−Ｔｌ線断面を、電極５ａ、ガードリング
電極６と共に示した断面図である。 図中、１は第１導電形の半導体基板、２は第２導電形の
半導体領域、３はガードリング、４は絶電極と半導体と
の接触領域、８はガードリング電極と半導体との接触領
域である。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 ［ｍＡ］ ０ ５００１０００１３００ （ｙ） 電 足− 第４図 第５図 手続補正書（自発） ２１発明の名称 プレーナ形半導体装置 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 以 上
Claims (1)
- （１１第１導電形の半導体基板と、該半導体基板の表面
領域に形成された第１導電形と反対の第２導電形の半導
体領域と、上記半導体基板と上記第２導電形半導体領域
とにより形成されるＰＮ接合をリング状にとり囲む様に
形成された第２導電形の半導体領域からなるガードリン
グと、このガードリングにその接触領域が礼状に点在し
その接触面積が小さくなるように接触して形成されたガ
ードリング電極とを備えたことを特徴とするプレーナ形
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219903A JPS60111462A (ja) | 1983-11-21 | 1983-11-21 | プレ−ナ形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219903A JPS60111462A (ja) | 1983-11-21 | 1983-11-21 | プレ−ナ形半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60111462A true JPS60111462A (ja) | 1985-06-17 |
Family
ID=16742834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219903A Pending JPS60111462A (ja) | 1983-11-21 | 1983-11-21 | プレ−ナ形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111462A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108771A (ja) * | 1981-12-22 | 1983-06-28 | Fujitsu Ltd | 半導体装置 |
-
1983
- 1983-11-21 JP JP58219903A patent/JPS60111462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58108771A (ja) * | 1981-12-22 | 1983-06-28 | Fujitsu Ltd | 半導体装置 |
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