JPS60117620A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60117620A JPS60117620A JP58224329A JP22432983A JPS60117620A JP S60117620 A JPS60117620 A JP S60117620A JP 58224329 A JP58224329 A JP 58224329A JP 22432983 A JP22432983 A JP 22432983A JP S60117620 A JPS60117620 A JP S60117620A
- Authority
- JP
- Japan
- Prior art keywords
- film
- psg
- contact hole
- silicon
- epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（７）発明の技術分野
本発明は、半導体装置の製造方法１．ｃり詳しく述へる
ならば、コンタクトホール全通してコンタクトにとる電
極の形成方法の改壱に関するものである。
ならば、コンタクトホール全通してコンタクトにとる電
極の形成方法の改壱に関するものである。
（イ） 技術の背景
ＩＣ，ＬＳＩ等の集積回路においてさらに高集積化を図
るために、素子および電極配線のパターンの微細化がめ
られている。半導体基板に形成された各トランジスタの
不純物導入領域（ソース。
るために、素子および電極配線のパターンの微細化がめ
られている。半導体基板に形成された各トランジスタの
不純物導入領域（ソース。
ドレイン、エミッタ、ベース、コレクタ等）もより小さ
くされ、配線電極とのコンタクトをとるために絶縁膜に
設けられたコンタクトホールも小さくなってきている。
くされ、配線電極とのコンタクトをとるために絶縁膜に
設けられたコンタクトホールも小さくなってきている。
（つ）従来技術と問題点
不純物導入領域とコンタクトラとる配線電極は絶縁膜で
のコンタクトホールの縁にて断線することがめるので（
いわゆる１段差部でのカバーレッジ不良となるので）、
コンタクトホールの縁を丸くして断線（カバーレッジ不
良）を防止することが行なわれている。このことは、コ
ンタクトホールの形成される絶縁膜の表面側部分に他の
絶船く材Ｎ （Ｓ ｒ ０２ ＊ Ｓ ｔ ３ Ｎ４
）よりも低い温度にて軟化流動化するリンケイ酸ガラス
（ＰＥＧ ）を用いで。
のコンタクトホールの縁にて断線することがめるので（
いわゆる１段差部でのカバーレッジ不良となるので）、
コンタクトホールの縁を丸くして断線（カバーレッジ不
良）を防止することが行なわれている。このことは、コ
ンタクトホールの形成される絶縁膜の表面側部分に他の
絶船く材Ｎ （Ｓ ｒ ０２ ＊ Ｓ ｔ ３ Ｎ４
）よりも低い温度にて軟化流動化するリンケイ酸ガラス
（ＰＥＧ ）を用いで。
コンタクトホール形成後でかつ配絶電極の等電性膜の形
成前に加熱処理（約Ｌ０００ないしＬ１００℃）を施こ
してＰＳＧ膜の縁を丸くすることであり。
成前に加熱処理（約Ｌ０００ないしＬ１００℃）を施こ
してＰＳＧ膜の縁を丸くすることであり。
一般的にはＰ２Ｏのメルト７０一工程と呼ばれている。
しかしながら、このよりなＰＳＧのメルトフロ一工程を
採用しては、ますます小さくなってきたコンタクトホー
ルの場合には、急峻な断差全十分緩和することができず
、配線断線の危険が残るし。
採用しては、ますます小さくなってきたコンタクトホー
ルの場合には、急峻な断差全十分緩和することができず
、配線断線の危険が残るし。
またコンタクトホール同志を近接配置できないため集積
密度向上が阻害されるという問題がおる。
密度向上が阻害されるという問題がおる。
（−Ｉ：ｌ 発明の目的
本発明の目的は、上述した問題のない電極形成方法を提
供することである。
供することである。
本発明の別の目的は、より小さなコンタクトポールでも
確実にコンタクトのとれるｔｌ（極を形成することで半
導体装置の高集積化に寄与することである。
確実にコンタクトのとれるｔｌ（極を形成することで半
導体装置の高集積化に寄与することである。
（３）発明の構成
上述した目的およびその他の目的が、絶縁膜およびその
上のリンケイ酸ガ２ス（ＰＳＧ）膜にコアｆｉｌトｙＦ
、−ルを形成し、このコンタクトホール内にシリコンエ
ピタキシャル膜を選択的に形成し、そしてこのシリコン
エピタキシャル膜およびリンケイ酸ガラス膜上に所定配
線の導電膜を形成することを含んでなる半導体装置の製
造方法によって達成される。
上のリンケイ酸ガ２ス（ＰＳＧ）膜にコアｆｉｌトｙＦ
、−ルを形成し、このコンタクトホール内にシリコンエ
ピタキシャル膜を選択的に形成し、そしてこのシリコン
エピタキシャル膜およびリンケイ酸ガラス膜上に所定配
線の導電膜を形成することを含んでなる半導体装置の製
造方法によって達成される。
シリコンエピタキシャル膜は、ジクロルシラン系の原料
ガスを用いて、９００ないし１０００℃の温度にてコン
タクトホール内に露出している単結晶表面（すなわち、
半導体基板の不純物導入領域）上に成長させることがで
きる。なお、このときにＰＳＧ膜上には単結晶あるいは
多結晶のシリコンは形成されない。
ガスを用いて、９００ないし１０００℃の温度にてコン
タクトホール内に露出している単結晶表面（すなわち、
半導体基板の不純物導入領域）上に成長させることがで
きる。なお、このときにＰＳＧ膜上には単結晶あるいは
多結晶のシリコンは形成されない。
上述のシリコンエピタキシャル成畏時の温度にてＰＳＧ
膜が軟化流動してＰＳＧ膜とシリコンエピタキシャル膜
との間にくばみは生じない。なお。
膜が軟化流動してＰＳＧ膜とシリコンエピタキシャル膜
との間にくばみは生じない。なお。
ＰＳＧ膜のリン含有量が多いほどその軟化点は低くなる
が、アルミニウム配線を剛いる場合にはその腐食が問題
となってくるので、リン含有蕾は１０％以下にするのが
好ましい。一方、ＰＳＧ膜のリン含有量が少ないほどそ
の軟化点株高くなるので、Ｐ２Ｏの軟化流動のためにリ
ン含有（ａは８ｃＩｂ以上であることが好ましい。
が、アルミニウム配線を剛いる場合にはその腐食が問題
となってくるので、リン含有蕾は１０％以下にするのが
好ましい。一方、ＰＳＧ膜のリン含有量が少ないほどそ
の軟化点株高くなるので、Ｐ２Ｏの軟化流動のためにリ
ン含有（ａは８ｃＩｂ以上であることが好ましい。
サラに、シリコンのエピタキシャル成長時にその固有抵
抗を下げるために不純物（例えば、リン）をドープする
が、それだけではシリコンエピタキシャル膜の抵抗はま
だかなり高い。このドープに加えて１本発明の方法では
、成長しているシリコンエピタキシャル膜中に隣接する
ＰＳＧ膜からリンがエピタキシャル成長温度にて拡散す
るのでノリコンエピタキシャル膜の抵抗を下げることが
できる。また、このように抵抗を下げたシリコンエピタ
キシャル膜であってもさらにその抵抗を下げたい場合に
は、再度熱処理してＰＳＯ膜中のリンをもっとシリコン
エピタキシャル膜中へ拡散させてもよい。るるいは、リ
ンのイオン注入又はリンのガス拡散でもってシリコンエ
ピタキシャル膜の抵抗を下げることも可能でめる。
抗を下げるために不純物（例えば、リン）をドープする
が、それだけではシリコンエピタキシャル膜の抵抗はま
だかなり高い。このドープに加えて１本発明の方法では
、成長しているシリコンエピタキシャル膜中に隣接する
ＰＳＧ膜からリンがエピタキシャル成長温度にて拡散す
るのでノリコンエピタキシャル膜の抵抗を下げることが
できる。また、このように抵抗を下げたシリコンエピタ
キシャル膜であってもさらにその抵抗を下げたい場合に
は、再度熱処理してＰＳＯ膜中のリンをもっとシリコン
エピタキシャル膜中へ拡散させてもよい。るるいは、リ
ンのイオン注入又はリンのガス拡散でもってシリコンエ
ピタキシャル膜の抵抗を下げることも可能でめる。
（至）発明の実施態様例
以下、添付１面に関連した好−ましい本発明の実施態様
例にて本発明を説明する。
例にて本発明を説明する。
第１図に示すように、所定の不純物導入領域（すなわち
、Ｎ型領域）１が形成された半導体基板２の上に絶縁膜
（例えば、二酸化ケイ素５ｉＯｚ膜）３およびＰＳＧ膜
４が形成されている。この絶縁膜３はＰＳＧ膜４からリ
ンが半導体基板１中へ拡散するのｔ防ぐものである。
、Ｎ型領域）１が形成された半導体基板２の上に絶縁膜
（例えば、二酸化ケイ素５ｉＯｚ膜）３およびＰＳＧ膜
４が形成されている。この絶縁膜３はＰＳＧ膜４からリ
ンが半導体基板１中へ拡散するのｔ防ぐものである。
Ｎ型領域１とのコンタクトをとるために、第２図に示す
工うに、Ｎ型領域１上の１） ８０膜４および絶縁膜３
を選択的にエツチング除去してコンタクトホール５を形
成する。この選択エツチングは微細加工であるので、ス
パッタエツチングリアクティブイオンエツチング那の異
方性のドライエツチング方法で行なうのが望ましい。
工うに、Ｎ型領域１上の１） ８０膜４および絶縁膜３
を選択的にエツチング除去してコンタクトホール５を形
成する。この選択エツチングは微細加工であるので、ス
パッタエツチングリアクティブイオンエツチング那の異
方性のドライエツチング方法で行なうのが望ましい。
次に、第３図に示すように、ジクロルシランガスを用い
、９００ないし１０００℃の成長温度にてコンタクトホ
ール５内の露出している半導体基板２上に単結晶シリコ
ン膜６全ＰＳＯ膜４とはは平坦になるまでエピタキシャ
ル成長させる。このとき、Ｐ８Ｇ膜４上にシリコンは析
出しない。このエピタキシャル成長＠度にてコンタクト
ホール５を有するＰＳＧ膜４は軟化して流動しやすくな
っており、もしシリコンエピタキシャル膜６がないなら
ばコンタクトホールの縁が丸くなるところでろるが、第
３図に示すようにＰＳＧ膜４はシリコンエピタキシャル
膜６と接触状態になる。
、９００ないし１０００℃の成長温度にてコンタクトホ
ール５内の露出している半導体基板２上に単結晶シリコ
ン膜６全ＰＳＯ膜４とはは平坦になるまでエピタキシャ
ル成長させる。このとき、Ｐ８Ｇ膜４上にシリコンは析
出しない。このエピタキシャル成長＠度にてコンタクト
ホール５を有するＰＳＧ膜４は軟化して流動しやすくな
っており、もしシリコンエピタキシャル膜６がないなら
ばコンタクトホールの縁が丸くなるところでろるが、第
３図に示すようにＰＳＧ膜４はシリコンエピタキシャル
膜６と接触状態になる。
仮にＰＳＧ膜４の代わりに二酸化ケイ素８ｉ０２膜が形
成されていたならば、シリコンエピタキシャル膜とコン
タクトホールの５ｉ０２膜壁面との間に断面形状でくさ
び形の隙間が生じてしまう。これは８ｉ０ｚ膜が９００
ないし１０００℃では軟化しないからであシ、一方１本
発明の場合にはＰＳＯ膜が軟化流動するのでくさび形の
隙間は生じない。
成されていたならば、シリコンエピタキシャル膜とコン
タクトホールの５ｉ０２膜壁面との間に断面形状でくさ
び形の隙間が生じてしまう。これは８ｉ０ｚ膜が９００
ないし１０００℃では軟化しないからであシ、一方１本
発明の場合にはＰＳＯ膜が軟化流動するのでくさび形の
隙間は生じない。
マタ、−シリコンエピタキシャル膜６の抵抗はエピタキ
シャル成長時のリンドープだけでは数１００Ω／口程度
までしか下げられないが、成長温反に加熱されることで
ＰＳＧ膜４中のリンがシリコ／エピタキシャル膜６へ拡
散して、その抵抗が数１０Ω／口程度まで下がる。
シャル成長時のリンドープだけでは数１００Ω／口程度
までしか下げられないが、成長温反に加熱されることで
ＰＳＧ膜４中のリンがシリコ／エピタキシャル膜６へ拡
散して、その抵抗が数１０Ω／口程度まで下がる。
そして、第４図に示すように、アルミニウムから成る導
電膜の配線７をシリコンエピタキシャル膜６およびＰＳ
Ｇ膜４上に公知の方法で形成する。
電膜の配線７をシリコンエピタキシャル膜６およびＰＳ
Ｇ膜４上に公知の方法で形成する。
例えば、アルミニウムの蒸着膜を全面に形成し。
ホトエツチング法によって所定の配線パターンにすれば
よい。このようにしてコンタクトホール全弁してコンタ
クトラとった配線電極が形成できる。
よい。このようにしてコンタクトホール全弁してコンタ
クトラとった配線電極が形成できる。
（１）発明の効果
不発明に係る半導体装置の製造方法では、シリコンエピ
タキシャル膜およびＰＳＧ膜のほぼ平坦な表面上に他の
素子とを結ぶ配線膜を形成するので、コンタクトホール
の縁にて断線する恐れは全くない。しかも、より小さな
コンタクトホールを介して半導体基板の所定領域とのコ
ンタクトが罹災な配線電極を容易に形成することができ
るし。
タキシャル膜およびＰＳＧ膜のほぼ平坦な表面上に他の
素子とを結ぶ配線膜を形成するので、コンタクトホール
の縁にて断線する恐れは全くない。しかも、より小さな
コンタクトホールを介して半導体基板の所定領域とのコ
ンタクトが罹災な配線電極を容易に形成することができ
るし。
コンタクトホール同志全十分近接させて設けるＣとがで
きるので、集積密反向上の点でも効果がある。
きるので、集積密反向上の点でも効果がある。
第１図ないし第４図は１本発明に係る半導体装置の製造
方法の工程を説明する半導体装置の部分断面図である。 １・・・Ｎ型領域。 ２・・・半導体基板。 ３・・・５ｉ０２膜。 ４・・・ＰＳＧ膜。 ５・・・コンタクトホール。 ６・・・シリコンエピタキシャル膜。 ７・・・導電膜配線。 特許出願人 富士通株式−会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 シ１ｃ １ 図
方法の工程を説明する半導体装置の部分断面図である。 １・・・Ｎ型領域。 ２・・・半導体基板。 ３・・・５ｉ０２膜。 ４・・・ＰＳＧ膜。 ５・・・コンタクトホール。 ６・・・シリコンエピタキシャル膜。 ７・・・導電膜配線。 特許出願人 富士通株式−会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 シ１ｃ １ 図
Claims (1)
- 【特許請求の範囲】 １、絶縁膜およびその上のリンケイ酸ガジス膜にコンタ
クトホールを形成し、このコンタクトホール内にシリコ
ンエピタキシャル膜を選択的に形成し、そして、このシ
リコンエピタキシャル膜およびリンケイ酸ガラス膜上に
所定配線の導電膜を形成することを含んでなる半導体装
置の製造方法。 ２ 前記シリコンエピタキシャル膜の形成時の温度にて
前記リンケイ酸ガジス膜が軟化ｂＩＬ動する特許請求の
範囲第１項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224329A JPS60117620A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224329A JPS60117620A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117620A true JPS60117620A (ja) | 1985-06-25 |
Family
ID=16812046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224329A Pending JPS60117620A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117620A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193148A (ja) * | 1986-02-19 | 1987-08-25 | Agency Of Ind Science & Technol | 多層構造素子における層間配線の形成方法 |
| JPS6420640A (en) * | 1987-07-15 | 1989-01-24 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH01105529A (ja) * | 1987-10-19 | 1989-04-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-30 JP JP58224329A patent/JPS60117620A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193148A (ja) * | 1986-02-19 | 1987-08-25 | Agency Of Ind Science & Technol | 多層構造素子における層間配線の形成方法 |
| JPS6420640A (en) * | 1987-07-15 | 1989-01-24 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH01105529A (ja) * | 1987-10-19 | 1989-04-24 | Toshiba Corp | 半導体装置の製造方法 |
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