JPS60137067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60137067A JPS60137067A JP58246157A JP24615783A JPS60137067A JP S60137067 A JPS60137067 A JP S60137067A JP 58246157 A JP58246157 A JP 58246157A JP 24615783 A JP24615783 A JP 24615783A JP S60137067 A JPS60137067 A JP S60137067A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- silicon film
- region
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば多結晶シリコンによる多周配線構造
な鳴１−る半導体装置において、段差部の生じた上層の
配線膜と半導体基板表面の拡散層とを接続する際に使用
される半導体装置の製造方法に関する。
な鳴１−る半導体装置において、段差部の生じた上層の
配線膜と半導体基板表面の拡散層とを接続する際に使用
される半導体装置の製造方法に関する。
一般に、不揮発性記憶装置のメモリセルは、例えばフロ
ーティングゲートとコントロールゲートとなる２層配線
構造を有している。第１図はこの不揮発性記憶装置のパ
ターン平面図および第２図はそのＡ−Ａ線断面図を示す
もので、すなわち、まず、Ｐ型の半導体基板１１面には
、素子分離用のフィールド酸化膜１２を形成し、熱酸化
法により膜厚８００Ａ程度の第１ゲート酸化膜１３を形
成する。次に、気相成長法によりフローティングゲート
となる第１多結晶シリコン膜１４を所定のパターンに形
成し、この後、第２ゲート酸化膜１５を介してコントロ
ールゲートとなる第２多結晶シリコン膜１６を形成する
。この場合、第２多結晶シリコン膜１６には燐（Ｐ）を
拡散し低抵抗化する。
ーティングゲートとコントロールゲートとなる２層配線
構造を有している。第１図はこの不揮発性記憶装置のパ
ターン平面図および第２図はそのＡ−Ａ線断面図を示す
もので、すなわち、まず、Ｐ型の半導体基板１１面には
、素子分離用のフィールド酸化膜１２を形成し、熱酸化
法により膜厚８００Ａ程度の第１ゲート酸化膜１３を形
成する。次に、気相成長法によりフローティングゲート
となる第１多結晶シリコン膜１４を所定のパターンに形
成し、この後、第２ゲート酸化膜１５を介してコントロ
ールゲートとなる第２多結晶シリコン膜１６を形成する
。この場合、第２多結晶シリコン膜１６には燐（Ｐ）を
拡散し低抵抗化する。
ここで、このメモリセルに隣接する領域では、設８１回
路パターンに対応して、選択的に第２多結晶シリコン膜
１６と半導体基板１１面のＮ＋拡散層１２との接続（ダ
イレクトコンタクト）が図られるものである。すなわち
、予め第１ゲート酸化膜１３の除去された範囲人で示す
ようなダイレクトコンタクト領域まで含むように、所定
のゲートパターンに対応してレジスト膜１８を形成し、
この後、上記第１図においてソース・ドレイン領域を含
む斜線領域に対応する第２多結晶シリコン膜１６を、反
応性イオンエツチング（ＲＩ Ｅ ： Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）により除去する。
路パターンに対応して、選択的に第２多結晶シリコン膜
１６と半導体基板１１面のＮ＋拡散層１２との接続（ダ
イレクトコンタクト）が図られるものである。すなわち
、予め第１ゲート酸化膜１３の除去された範囲人で示す
ようなダイレクトコンタクト領域まで含むように、所定
のゲートパターンに対応してレジスト膜１８を形成し、
この後、上記第１図においてソース・ドレイン領域を含
む斜線領域に対応する第２多結晶シリコン膜１６を、反
応性イオンエツチング（ＲＩ Ｅ ： Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）により除去する。
この場合、上記斜線領域における第２多結晶シリコン膜
１６の段差部Ｂに対応する膜厚（１００ＯＯＡ）は、平
担部における膜厚（ｓｏｏｏＸ）の約２倍の膜厚となる
もので、このような段差部Ｂの多結晶シリコン膜１６を
完全に除去するには、当然、平担部を除去する時間の約
２倍のエツチング時間を必要とする。
１６の段差部Ｂに対応する膜厚（１００ＯＯＡ）は、平
担部における膜厚（ｓｏｏｏＸ）の約２倍の膜厚となる
もので、このような段差部Ｂの多結晶シリコン膜１６を
完全に除去するには、当然、平担部を除去する時間の約
２倍のエツチング時間を必要とする。
すなわち、例えば写真蝕刻法（ＰＮＰ工程）による合わ
せ余裕誤差ａにより、レジスト膜１８がダイレクトコン
タクト領域Ａの全域なマスキングしない状態で形成され
た場合には、第２多結晶シリコン膜１６平担部のエツチ
ング除去完了に継続して、予めゲート酸化膜１３の除去
されたダイレクトコンタクト領域Ａ内の上記誤差ａに対
応する半導体基板１１までもがエツチングされるように
なり、上記段差部Ｂのエツチング時間に応じてオーバエ
ツチング部１９が生じてしまう。
せ余裕誤差ａにより、レジスト膜１８がダイレクトコン
タクト領域Ａの全域なマスキングしない状態で形成され
た場合には、第２多結晶シリコン膜１６平担部のエツチ
ング除去完了に継続して、予めゲート酸化膜１３の除去
されたダイレクトコンタクト領域Ａ内の上記誤差ａに対
応する半導体基板１１までもがエツチングされるように
なり、上記段差部Ｂのエツチング時間に応じてオーバエ
ツチング部１９が生じてしまう。
これにより、後工程の砒素（八８）イオン打ち込みによ
り形成されるＮ 拡散層１７は、上記オーバエツチング
部１９を境にして分断されるようになり、半導体製品の
歩留を大幅に低下させてしまう。
り形成されるＮ 拡散層１７は、上記オーバエツチング
部１９を境にして分断されるようになり、半導体製品の
歩留を大幅に低下させてしまう。
この発明は上記のような問題点に鑑みなされたもので、
例えば第２多結晶シリコン膜がダイレクトコンタクト領
域の内側に形成されるような場合でも、段差部と平担部
とのエツチング時間が異なることなく、オーバエツチン
グ部の生じることを防止できるようになる半導体装置の
製造方法を提供することを目的とする。
例えば第２多結晶シリコン膜がダイレクトコンタクト領
域の内側に形成されるような場合でも、段差部と平担部
とのエツチング時間が異なることなく、オーバエツチン
グ部の生じることを防止できるようになる半導体装置の
製造方法を提供することを目的とする。
すなわちこの発明に係る半導体装置の製造方法は、上層
の多結晶シリコン膜のエツチング領域に対応する段差部
と平担部との比抵抗を異ならせそれぞれその膜厚の差に
よるエツチング時間のばらつきを最小限に抑えるように
するものである。
の多結晶シリコン膜のエツチング領域に対応する段差部
と平担部との比抵抗を異ならせそれぞれその膜厚の差に
よるエツチング時間のばらつきを最小限に抑えるように
するものである。
以下図面によりこの発明の一実施例を説明する。
第３図（５）乃至（口はそれぞれその製造工程を示すも
ので、まず同図（５）に示すように、Ｐ型の半導体基板
１１面には、素子分離領域に対応してフィールド酸化膜
１２を形成し、熱酸化法により膜厚８００八程度の第ｌ
ゲート酸化膜１３を形成する。次に、気相成長法により
フローティングゲートとなる第２多結晶シリコン膜１４
を積層形成し、所定の回路パターンに対応してパターニ
ングした後、第２ゲート酸化飼１５を形成する。ここで
、第３図（ｔ３）に示すように、隣接する回路パターン
におけるゲート酸化膜１３をダイレクトコンタクト領域
Ａに対応してエツチング除去し、この領域Ａを含む基板
１ノ全面にコントロールゲートとなる第２多結晶シリコ
ン膜２１を形成する。この第２多結晶シリコン膜２１に
は塩化燐（ＰＯＣＡＭ）雰囲気中１１”Ｃ１ＣＰｌを拡
散し第１の低抵抗化を施す。この場合、まず、第２多結
晶シリコン膜２１の比抵抗は、例えば全体的に７０Ωろ
程度になるようにする。
ので、まず同図（５）に示すように、Ｐ型の半導体基板
１１面には、素子分離領域に対応してフィールド酸化膜
１２を形成し、熱酸化法により膜厚８００八程度の第ｌ
ゲート酸化膜１３を形成する。次に、気相成長法により
フローティングゲートとなる第２多結晶シリコン膜１４
を積層形成し、所定の回路パターンに対応してパターニ
ングした後、第２ゲート酸化飼１５を形成する。ここで
、第３図（ｔ３）に示すように、隣接する回路パターン
におけるゲート酸化膜１３をダイレクトコンタクト領域
Ａに対応してエツチング除去し、この領域Ａを含む基板
１ノ全面にコントロールゲートとなる第２多結晶シリコ
ン膜２１を形成する。この第２多結晶シリコン膜２１に
は塩化燐（ＰＯＣＡＭ）雰囲気中１１”Ｃ１ＣＰｌを拡
散し第１の低抵抗化を施す。この場合、まず、第２多結
晶シリコン膜２１の比抵抗は、例えば全体的に７０Ωろ
程度になるようにする。
この後、第３図（Ｏに示すように、第１の低抵抗化を施
した第２多結晶シリコン膜２１の表面には、全体的にレ
ジスト膜２２を形成する。この場合、レジスト膜２２は
、上記第１図において斜線で示したようなエツチング領
域内の段差部Ｂに対応する第２多結晶シリコン膜２１の
表面のみ露出するようにして形成する。そして、この第
２多結茜シリコン展２１のエツチング領域内の段差部Ｂ
、に対応する露出部分には、再度塩化燐（ＰＯＣＪｎ）
雰囲気中にて燐（Ｐ）を拡散し第２の低抵抗化を施す。
した第２多結晶シリコン膜２１の表面には、全体的にレ
ジスト膜２２を形成する。この場合、レジスト膜２２は
、上記第１図において斜線で示したようなエツチング領
域内の段差部Ｂに対応する第２多結晶シリコン膜２１の
表面のみ露出するようにして形成する。そして、この第
２多結茜シリコン展２１のエツチング領域内の段差部Ｂ
、に対応する露出部分には、再度塩化燐（ＰＯＣＪｎ）
雰囲気中にて燐（Ｐ）を拡散し第２の低抵抗化を施す。
この場合、第２多結晶シリコン膜２１の露出部分に対応
する段差部Ｂの比抵抗は、例えは２ｏＯ／。程＆ 、！
ｌ： ナルようにする。
する段差部Ｂの比抵抗は、例えは２ｏＯ／。程＆ 、！
ｌ： ナルようにする。
次に、第３１Ｍ＋＋１）ｌに示すように、レジス）１１
０２２を、ダイレクトコンタクト領域Ａを含む所定のゲ
ートパターンにのみ対応して残存させるように、上記第
１図における斜線領域に対応して写真蝕刻法（ＰＥＰ）
によりエツチング除去し、これにより露出状態となる第
２多結晶シリコンＩｌ＃２ノを反応性イオンエツチング
（ＲＩＥ）により除去する、 ここで、第４区１は多結晶シリコンの比抵抗Ｒに対する
エツチング１ｉＥＲを示すもので、これによれば、比抵
抗Ｒ＝２０Ωろの多結晶シリコンのエツチングｆＡ Ｅ
ｘ＜ ＝ １． ｏに対する、比抵抗Ｒ＝ ７０ Ｃ
’）／＠ の多結晶シリコンのエツチング量は、ＥＲ−
０，５となり略２分の１になっていることが解がる。
０２２を、ダイレクトコンタクト領域Ａを含む所定のゲ
ートパターンにのみ対応して残存させるように、上記第
１図における斜線領域に対応して写真蝕刻法（ＰＥＰ）
によりエツチング除去し、これにより露出状態となる第
２多結晶シリコンＩｌ＃２ノを反応性イオンエツチング
（ＲＩＥ）により除去する、 ここで、第４区１は多結晶シリコンの比抵抗Ｒに対する
エツチング１ｉＥＲを示すもので、これによれば、比抵
抗Ｒ＝２０Ωろの多結晶シリコンのエツチングｆＡ Ｅ
ｘ＜ ＝ １． ｏに対する、比抵抗Ｒ＝ ７０ Ｃ
’）／＠ の多結晶シリコンのエツチング量は、ＥＲ−
０，５となり略２分の１になっていることが解がる。
すなわち、第２多結晶シリコン１換２ノを、まず、第１
の低抵抗化により全体的にＲ＝７００／口にし、さらに
、第２の低抵抗化によりエツチング領域の段差部Ｂのみ
に対応して比抵抗なＲ＝２００／口としたので、そのエ
ツチング量ＥＲは平担部と段差部Ｂとでそれぞれ０５：
１となる。つまり、第２多結晶シリコン膜２１の平担部
と段差部Ｂとの膜厚比が１＝２であったとしても、その
それぞれの膜厚比に対応するエツチング量ＥＲが得られ
るようになるので、段差構造を有する第２多結晶シリコ
ン膜２１は、全体的に同一のエツチング時間で完全に除
去されるようになる。
の低抵抗化により全体的にＲ＝７００／口にし、さらに
、第２の低抵抗化によりエツチング領域の段差部Ｂのみ
に対応して比抵抗なＲ＝２００／口としたので、そのエ
ツチング量ＥＲは平担部と段差部Ｂとでそれぞれ０５：
１となる。つまり、第２多結晶シリコン膜２１の平担部
と段差部Ｂとの膜厚比が１＝２であったとしても、その
それぞれの膜厚比に対応するエツチング量ＥＲが得られ
るようになるので、段差構造を有する第２多結晶シリコ
ン膜２１は、全体的に同一のエツチング時間で完全に除
去されるようになる。
これにより、例えば写真蝕刻法による合わせ余裕誤差ａ
により、レジスト膜２２がダイレクトコンタクト領域Ａ
の全域をマスキングしない状態で形成されたような場合
でも、第２多結晶シリコン膜２２に対する反応性イオン
エツチングを、その平担部のエツチング時間のみで終了
させることができるので、上記誤差ａに対応する半導体
基板１１面に、前記第２図における従来例で示したよう
なオーバエツチング部１９が生じることはない。
により、レジスト膜２２がダイレクトコンタクト領域Ａ
の全域をマスキングしない状態で形成されたような場合
でも、第２多結晶シリコン膜２２に対する反応性イオン
エツチングを、その平担部のエツチング時間のみで終了
させることができるので、上記誤差ａに対応する半導体
基板１１面に、前記第２図における従来例で示したよう
なオーバエツチング部１９が生じることはない。
この後、砒素（Ａｓ ）イオン打ち込みにより半導体基
板１１表面のダイレクトコンタクト領域Ａに対応してＮ
拡散層２３を形成し、コントロールゲートとなる第２
多結晶シリコン膜２２との接続を図る。この場合、上述
したように、半導体基板１１面にはオーバエツチング部
十 １９が生じていないので、Ｎ 拡散層２３が分Ｗｉされ
るようなことはない。
板１１表面のダイレクトコンタクト領域Ａに対応してＮ
拡散層２３を形成し、コントロールゲートとなる第２
多結晶シリコン膜２２との接続を図る。この場合、上述
したように、半導体基板１１面にはオーバエツチング部
十 １９が生じていないので、Ｎ 拡散層２３が分Ｗｉされ
るようなことはない。
以上のようにこの発明によれば、段差構造を有する多結
晶シリコン膜の平担部と段差部との比抵抗を、そのそれ
ぞれの膜厚に応じて設定するようにしたので、膜厚差に
よりエツチング時間がばらつくことなく、オーバエツチ
ング部の生じることを防止することが可能となり、半導
体製品の歩Ｉｆｉｉ低Ｆを防げるようになる。
晶シリコン膜の平担部と段差部との比抵抗を、そのそれ
ぞれの膜厚に応じて設定するようにしたので、膜厚差に
よりエツチング時間がばらつくことなく、オーバエツチ
ング部の生じることを防止することが可能となり、半導
体製品の歩Ｉｆｉｉ低Ｆを防げるようになる。
第１図は不揮発性記憶装置を示すパターン平面構成図、
第２図は上記不揮発性記憶装置の従来の製造工程を示す
Ａ−Ａ線断面構成図、第３図（５）乃至０はそれぞれこ
の発明の一実施例に係ある。 １１・・・Ｐ型半導体基板、１２・・・フィールド酸化
膜、１３・・・第２ゲート酸化膜、１４・・・第１多結
晶シリコン膜、１５・・・第２ゲート酸化膜、２１・・
・第２多結晶シリコン膜、２２°−°レジスト出願人代
理人 弁理士 鈴 江 武 彦第 ３ 図 ＣＢ） り１ 第 ４ 図 Ｒ（１′ｖｅｌ）
第２図は上記不揮発性記憶装置の従来の製造工程を示す
Ａ−Ａ線断面構成図、第３図（５）乃至０はそれぞれこ
の発明の一実施例に係ある。 １１・・・Ｐ型半導体基板、１２・・・フィールド酸化
膜、１３・・・第２ゲート酸化膜、１４・・・第１多結
晶シリコン膜、１５・・・第２ゲート酸化膜、２１・・
・第２多結晶シリコン膜、２２°−°レジスト出願人代
理人 弁理士 鈴 江 武 彦第 ３ 図 ＣＢ） り１ 第 ４ 図 Ｒ（１′ｖｅｌ）
Claims (1)
- 半導体基板の表面に下層配線膜をパターニング形成する
手段と、このパターニングされた下層配線膜を含む半導
体基板上に多結晶シリコン膜を形成する手段と、この多
結晶シリコン膜の上記配線膜のパターニング部に対応し
て生じた段差部とその他平担部の比抵抗をそれぞれの膜
厚し応じて設定する手段と、この比抵抗設定手段の施さ
れた多結晶シリコン膜を所定のパターンに対応してエツ
チングする手段とを具備したことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246157A JPS60137067A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246157A JPS60137067A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137067A true JPS60137067A (ja) | 1985-07-20 |
Family
ID=17144341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246157A Pending JPS60137067A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4968074A (en) * | 1987-12-22 | 1990-11-06 | Ohi Seisakusho Co., Ltd. | Automatic door latching system |
-
1983
- 1983-12-26 JP JP58246157A patent/JPS60137067A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4968074A (en) * | 1987-12-22 | 1990-11-06 | Ohi Seisakusho Co., Ltd. | Automatic door latching system |
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