JPS60142433A - 擬似エラ−信号発生装置 - Google Patents
擬似エラ−信号発生装置Info
- Publication number
- JPS60142433A JPS60142433A JP58250175A JP25017583A JPS60142433A JP S60142433 A JPS60142433 A JP S60142433A JP 58250175 A JP58250175 A JP 58250175A JP 25017583 A JP25017583 A JP 25017583A JP S60142433 A JPS60142433 A JP S60142433A
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- JP
- Japan
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- signal
- multiplexer
- error signal
- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はエラー信号に対する中央処理装置（以下ＣＰ
Ｕと略記する）の動作を試験するため、擬似エラー信号
を発生してＣＰＵに入力する擬似エラー信号発生装置に
関するものである。
Ｕと略記する）の動作を試験するため、擬似エラー信号
を発生してＣＰＵに入力する擬似エラー信号発生装置に
関するものである。
従来この棟の装置として第１図に示すものがあった。図
において（１）はＣＰＵ％ｕｌ＋はアドレスバス、（６
）はデータバス、（１３）は制御信号出力線、◇◆は状
態信号入力線、（２）は非反転増幅器であり、通常の動
作時には非反転増幅器＋２１が接続されてなく、擬似エ
ラー信号を発生する必要のある場合に増幅器（２１が接
続される。但し増幅器（２）の電圧増幅度はｌでちゃ、
オープンコレクタ出力を持つノンインバー夕が使用され
る。バスＵ、ＩＪ 、 ０２ 、信号線叫、α◆の接続
先は入出力装置（以下工んと略記する。１式は図面に示
してない）である。
において（１）はＣＰＵ％ｕｌ＋はアドレスバス、（６
）はデータバス、（１３）は制御信号出力線、◇◆は状
態信号入力線、（２）は非反転増幅器であり、通常の動
作時には非反転増幅器＋２１が接続されてなく、擬似エ
ラー信号を発生する必要のある場合に増幅器（２１が接
続される。但し増幅器（２）の電圧増幅度はｌでちゃ、
オープンコレクタ出力を持つノンインバー夕が使用され
る。バスＵ、ＩＪ 、 ０２ 、信号線叫、α◆の接続
先は入出力装置（以下工んと略記する。１式は図面に示
してない）である。
ＣＰＵ ［１１がＩｌｏをアクセスする場合、アドレス
バス（Ｉｌｌ上にアドレス信号を、アクセスの目的がＣ
ＰＵ（１）からデータを出力する場合にはデータバスｏ
乃上に当該データを出方し、制御信号出方線α３上に制
御信号（たとえば第１図に示す信号ＲＤＹ ）を出方す
る。Ｉｌｏはこれらの信号を受けて信号の入力処理を行
うが、その人力処理のうちでデータに対する符号誤りの
検査を行い、データカも正常であれば次の処理に進み、
データに誤シがあればエラー信号（第１図に示す伯号匣
を状態信号入力線（Ｊ４に送出する。ＣＰＵ ｉｌ＋は
線α喧がらの信号ＥＲＲによりて割込みがかけられ、あ
らかじめ定められた処理プログラムを実行する。
バス（Ｉｌｌ上にアドレス信号を、アクセスの目的がＣ
ＰＵ（１）からデータを出力する場合にはデータバスｏ
乃上に当該データを出方し、制御信号出方線α３上に制
御信号（たとえば第１図に示す信号ＲＤＹ ）を出方す
る。Ｉｌｏはこれらの信号を受けて信号の入力処理を行
うが、その人力処理のうちでデータに対する符号誤りの
検査を行い、データカも正常であれば次の処理に進み、
データに誤シがあればエラー信号（第１図に示す伯号匣
を状態信号入力線（Ｊ４に送出する。ＣＰＵ ｉｌ＋は
線α喧がらの信号ＥＲＲによりて割込みがかけられ、あ
らかじめ定められた処理プログラムを実行する。
信号ＥＲＲによ、１１ Ｃ１−’Ｕ山があらがじめ定め
られた処理プログラムを正しく実行するか否がを試験す
るため、信号ＥＲＲを模擬する信号をＣＰＵ ｆｉ＋に
入力するのであるが、その目的のため従来行われた回路
は第１図に示すノンインバータ（２）を接続することに
よって信号ＲＤＹそのものを信号ＥＲπ−としてｃＰＵ
ｔｌ＋へ返送するものであった。
られた処理プログラムを正しく実行するか否がを試験す
るため、信号ＥＲＲを模擬する信号をＣＰＵ ｆｉ＋に
入力するのであるが、その目的のため従来行われた回路
は第１図に示すノンインバータ（２）を接続することに
よって信号ＲＤＹそのものを信号ＥＲπ−としてｃＰＵ
ｔｌ＋へ返送するものであった。
しかし、このような従来の装置では信号Ｒｌ） Ｙが出
力するたびに信号ＥＲＲが必ず返送され、実際の動作状
態の場合のようにデータ転送を何回か実行しても、信号
ＥＲＲが返送されるのはそのうちでＩ１０側でエラーが
検出された場合だけで必るという状態を模擬することが
できない欠点があった。
力するたびに信号ＥＲＲが必ず返送され、実際の動作状
態の場合のようにデータ転送を何回か実行しても、信号
ＥＲＲが返送されるのはそのうちでＩ１０側でエラーが
検出された場合だけで必るという状態を模擬することが
できない欠点があった。
この発明は上記のような従来のもめの欠点を除去するた
めになされたもので、この発明では信号ＲＤＹの立上シ
点を計数するカウンタと、このカウンタの計数値をデコ
ードするマルチプレクサとを設け、外部からこのマルチ
プレクサに設定する数値と上記カウンタの計数値とが一
致した場合にだけ信号冒が信号ｉとして返詐゛されるよ
うにして、実際にエラー信号が返送される状態を模擬す
ることができるようにしたものである。
めになされたもので、この発明では信号ＲＤＹの立上シ
点を計数するカウンタと、このカウンタの計数値をデコ
ードするマルチプレクサとを設け、外部からこのマルチ
プレクサに設定する数値と上記カウンタの計数値とが一
致した場合にだけ信号冒が信号ｉとして返詐゛されるよ
うにして、実際にエラー信号が返送される状態を模擬す
ることができるようにしたものである。
以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示す接続図で、図におい
て、（３ａ）、（３ｂ）、（３す、（３ｄ）、（３ｅ）
、（３ｆ）、（３ｇ）。
て、（３ａ）、（３ｂ）、（３す、（３ｄ）、（３ｅ）
、（３ｆ）、（３ｇ）。
（３ｈ）は外部から任意に設定できるスイッチ、（４）
はマルチプレクサ、（５ａ）、（５ｂＬ（５ｃ、）、（
５ｄ）、（５ｆＬ（５ｇＪ。
はマルチプレクサ、（５ａ）、（５ｂＬ（５ｃ、）、（
５ｄ）、（５ｆＬ（５ｇＪ。
（５ｈ）はそれぞれプルアップ抵抗、（６；は入力にヒ
ステリシス特性を持ったインバータで、インバータ（６
１の入力は第１図の綴（ｉ３１に接続されイぎ号ＫＤＹ
が入力される。（７）はインバータ、（８ンはカウンタ
で、カウンタ（８）は図に示す例では２進４段のカウン
タをその下位の３段だけを使用し、その出力が喝 。
ステリシス特性を持ったインバータで、インバータ（６
１の入力は第１図の綴（ｉ３１に接続されイぎ号ＫＤＹ
が入力される。（７）はインバータ、（８ンはカウンタ
で、カウンタ（８）は図に示す例では２進４段のカウン
タをその下位の３段だけを使用し、その出力が喝 。
ＱＢ 、Ｑｃ の端子から出力されマルチプレクサ（４
（の端子Ａ 、 Ｊ３ 、 Ｃに入力される。（９）は
アンドゲート、１ｌＯ１はインバータで、インバータ（
ｌＯ）の出力は信号ＥＲＲを模擬する擬似エラー信号と
して第１図の線α◆に接続される。
（の端子Ａ 、 Ｊ３ 、 Ｃに入力される。（９）は
アンドゲート、１ｌＯ１はインバータで、インバータ（
ｌＯ）の出力は信号ＥＲＲを模擬する擬似エラー信号と
して第１図の線α◆に接続される。
２・３図は第２図の回路の各部の信号の論理を示す動作
タイムチャートで、同図（ａ）は信号ＲＤＹを、同図（
ｂｌは信号ＲＤＹの立上シ点でトリガされて反転するカ
ウンタ（８１の初段の出力Ｑ を、同図（ｃｌは出力Ｑ
Ａの立下り点でトリガされて反転する第２段の出力Ｑ
を、同図（ｄ＋は出力Ｑ の立下り点でトＢ Ｂ リガされて反転する第３段の出力Ｑ。を、同図（ｅ）は
ＱＡ、ＱＢ、ＱＣが共に論理′「Ｏ」であるか、ＱＢが
論理「１」でＱＡ 、Ｑｃ が論理「０」である場合論
理「ｌ」となる出力を示す。同図ｉｆ＞はインバータｕ
Ｏ）の出力信号を示す。
タイムチャートで、同図（ａ）は信号ＲＤＹを、同図（
ｂｌは信号ＲＤＹの立上シ点でトリガされて反転するカ
ウンタ（８１の初段の出力Ｑ を、同図（ｃｌは出力Ｑ
Ａの立下り点でトリガされて反転する第２段の出力Ｑ
を、同図（ｄ＋は出力Ｑ の立下り点でトＢ Ｂ リガされて反転する第３段の出力Ｑ。を、同図（ｅ）は
ＱＡ、ＱＢ、ＱＣが共に論理′「Ｏ」であるか、ＱＢが
論理「１」でＱＡ 、Ｑｃ が論理「０」である場合論
理「ｌ」となる出力を示す。同図ｉｆ＞はインバータｕ
Ｏ）の出力信号を示す。
１例としてスイッチ（３ａ、）、（３ｃ、）がオフ、他
のスイッチはオンとすると、マルチプレクサ（４）の端
子０．２に論理「１」の信号が加えられ、其他の端子に
は論理「０」の信号が加えられる。したがって、マルチ
プレクサの入力Ａ、Ｂ、Ｃをデコードして得られるＮａ
０−Ｎα７０８種類の位相のうち階０（ＡＢＣ）及びＮ
ａ２（ＡＢＣ）の位相においてだけ端子Ｙから論理「１
」の信号が出力される。
のスイッチはオンとすると、マルチプレクサ（４）の端
子０．２に論理「１」の信号が加えられ、其他の端子に
は論理「０」の信号が加えられる。したがって、マルチ
プレクサの入力Ａ、Ｂ、Ｃをデコードして得られるＮａ
０−Ｎα７０８種類の位相のうち階０（ＡＢＣ）及びＮ
ａ２（ＡＢＣ）の位相においてだけ端子Ｙから論理「１
」の信号が出力される。
これが第３図（ｅ）に示した信号である。第３図（ａｌ
に示す信号百■をインバータ（６）によシ反転してゲ−
ト（９）の一方の入力としゲート（９）を通過した信号
をインバータ化で反転すれば第３図（ｆ＋の信号を倚、
この信号を擬似エラー信号とするのである。すなわち、
擬似エラー信号は信号ＲＤＹが８回到来するごとに２回
だけ発生され、その２回の間隔がＮ［Ｌ ＯからＮａ２
まで信号ＲＤＹの２回分の間隔及びＮ（Ｌ ２からＮａ
０（＝Ｎｔ１８）まで信号ＲＤＹの６回分の間隔となり
、実際に信号ＥＲＲが発生する状態を模擬することがで
きる。
に示す信号百■をインバータ（６）によシ反転してゲ−
ト（９）の一方の入力としゲート（９）を通過した信号
をインバータ化で反転すれば第３図（ｆ＋の信号を倚、
この信号を擬似エラー信号とするのである。すなわち、
擬似エラー信号は信号ＲＤＹが８回到来するごとに２回
だけ発生され、その２回の間隔がＮ［Ｌ ＯからＮａ２
まで信号ＲＤＹの２回分の間隔及びＮ（Ｌ ２からＮａ
０（＝Ｎｔ１８）まで信号ＲＤＹの６回分の間隔となり
、実際に信号ＥＲＲが発生する状態を模擬することがで
きる。
なお、第２図に示す実施例ではカウンタ（８１を２進３
段のカウンタとしたが、これを任意のモジュロのカウン
タとし、これに合せてマルチプレクサ（４１を変えるこ
とができ、またマルチプレクサ（４）のスイッチ（３ａ
）、（３ｂ）・・・の設定は任意に行うことができるの
で、実際の状況に近似した状況下で擬似エラー信号が発
生ずるように設定することができる。
段のカウンタとしたが、これを任意のモジュロのカウン
タとし、これに合せてマルチプレクサ（４１を変えるこ
とができ、またマルチプレクサ（４）のスイッチ（３ａ
）、（３ｂ）・・・の設定は任意に行うことができるの
で、実際の状況に近似した状況下で擬似エラー信号が発
生ずるように設定することができる。
更に第１図の実施例ではマルチプレクサ（４１の端子Ｙ
の出力信号の論理「１」の開に発生する信号点で所定の
波形の擬似エラー信号を別に発生してもよい。
の出力信号の論理「１」の開に発生する信号点で所定の
波形の擬似エラー信号を別に発生してもよい。
以上のようにこの発明によれば、エラー信号が実際に発
生する状況に近似した状況において擬似エラー信号を発
生することができる。
生する状況に近似した状況において擬似エラー信号を発
生することができる。
第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図、第３図は第２図の各信
号の論理を示す動作タイムチャートである。 （４）・・・マルチプレクサ、＋８１・・・カウンタ、
＋６１ 、 ＋７１ 。 １１０１・・・インバータ、（９）・・・アンドゲート
。 代理人 大岩増雄
明の一実施例を示すブロック図、第３図は第２図の各信
号の論理を示す動作タイムチャートである。 （４）・・・マルチプレクサ、＋８１・・・カウンタ、
＋６１ 、 ＋７１ 。 １１０１・・・インバータ、（９）・・・アンドゲート
。 代理人 大岩増雄
Claims (1)
- 【特許請求の範囲】 エラー信号に対する中央処理装置の動作を試験するため
、擬似エラー信号を発生して上記中央処理装置へ入力す
る擬似エラー信号発生装置において、 中央処理装置から出力される所定の制御信号線上の信号
の所定の論理変化を検出してパルスを発生する手段、 上記パルスを入力して計数する任意のモジュロのカウン
タ、 このカウンタの並列出力を入力して各計数値を表す信号
にデコードするマルチプレクサ、このマルチプレクサに
上記モジュロ以内の数値の範囲で任意の１種類の数又は
任意の複数種類の数の組合せを設定する手段、 上記カウンタの並列出力の表す計数値が上記マル′チブ
レクサに設定された数に合致する度に上記マルチプレク
サから信号を出力する手段、このマルチプレクサから出
力する信号の時点において擬似エラー信号を発生し上記
中央処理装置へ入力する手段を備えたことを特徴とする
擬似エラー信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250175A JPS60142433A (ja) | 1983-12-28 | 1983-12-28 | 擬似エラ−信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250175A JPS60142433A (ja) | 1983-12-28 | 1983-12-28 | 擬似エラ−信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142433A true JPS60142433A (ja) | 1985-07-27 |
Family
ID=17203930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250175A Pending JPS60142433A (ja) | 1983-12-28 | 1983-12-28 | 擬似エラ−信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253143A (ja) * | 1988-08-17 | 1990-02-22 | Nec Corp | 擬似障害発生システム |
-
1983
- 1983-12-28 JP JP58250175A patent/JPS60142433A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253143A (ja) * | 1988-08-17 | 1990-02-22 | Nec Corp | 擬似障害発生システム |
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