JPS60180337A - 信号変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電子回路、特にマイクロコンピュータを用いた
回路において、ディジタル信号をアナログ信号に変換す
る信号変換装置に関する。

従来例の構成とその問題点 従来、マイクロコンピュータ（以下マイコンと称す）を
用いた電子回路において、マイコンによって演算しだデ
ィジタル信号をアナログ信号（アナログ電圧）に変換す
る場合、マイコン内部にＤ／Ａコンバーク（ディジタル
−アナログ変換器）を内蔵するもの以外にあっては、Ｄ
／Ａコンバータ用のＩＣを外付けし、マイコンよりのデ
ィジタル信号をＤ／Ａコンバークに入力しアナログ信号
（変換するか、もしくはマイコン自身の、またはマイコ
ンにより駆動される出力素子の出力端子に抵抗ラダーを
接続して、アナログ信号に変換していた。

前者の場合、Ｄ’／Ａコンバータ用のＩＣを外伺けする
ことによりコスト面で不利な場合が多かった。

壕だ後者の場合は、コスト的に有利であったか、例えば
６４通りのアナログ電圧を得るために、ディジタル信号
のビット数は最低６ビノトであシ、６つの出力端子が必
要である。同様に２６６通りならば、８つの出力端子が
必要である。

しかしながらマイコンあるいは出力素子における出力端
子数は限度があり、他の入出力信号の数によりしばしば
その数が足らないということかあり、マイコンのピン数
の多いものを使用するか、あるいはＩ１０エクスパンダ
等の外例の入出力素子を増加するなどの方法をとる必要
があり、いづれにしても回路構成が複雑になったりコス
ト高になる場合が多かった。

発明の目的 本発明は、マイコンよりのディジタル信号を抵抗ラダー
等の抵抗回路網を用いてアナログ信号に変換する際、従
来必要としていた出力端子数よシも軽減させて低コスト
で同等の特性を得ようとするものであり、簡単な構成で
、マイコンの能力′並びにアナログ電圧の必要なステッ
プ数（異なる値の数）との関係からＤ／Ａ変換用に使用
するマイコンないし出力素子の出力端子数を最少限にし
ようとするものである。

発明の構成 本発明に基づく信号変換装置は、アナログ信号に変換す
べきディジタル信号を演算処理する演算処理回路と、演
算処理回路の発するディジタル値を出力端子から出力す
るディジタル出力回路と、その出力に応じたアナログ値
に変換する抵抗回路網と、その変換されたアナログ値を
平均化してアナログ電圧を出力する積分回路とより成り
、演算処理回路が連続して同一のディジタル値を発する
場合に得られるアナログ電圧のとりうる値以外に、それ
らの電圧の間のアナログ電圧も得られるように構成され
たものである。

実施例の説明 本発明による信号変換回路の一実施例を添付図面により
詳細に説明する。

第１図は本発明に基づく信号変換回路の一実施例の構成
図である。

図において１はマイクロコンビ、−タ（マイコン）、２
はマイコン１の入力ポート、３はマイコン１の出力ボー
ト、４はマイコン１内部の演算処理回路、５は演算処理
回路４の出力するディジタル出力信号ＤＢを入力とする
ディジタル出力回路である。このディジタル出力回路６
はＰｌ、Ｐ２゜Ｐ３の３つの出力端子を有し、それぞれ
その出力がハイレベルのとき、はぼ電源電圧（Ｖｏ。）
と等しくなりローレベルのときはほぼ０Ｖ（ＧＮＤ’）
と々　−る。６は出力端子Ｐ１’、Ｐ２．Ｐ３にそれぞ
れ接続され、Ｒ及び２Ｈの２種類の抵抗よりなる抵抗回
路網であり、いわゆるＲ−２Ｒラダーである。

７は積分回路であり、オペアンプ８．抵抗９．コンデン
サ１０より成る。この積分回路７はオペアンプ８により
抵抗回路網６の出力するアナログ電圧■ｓを入力し、イ
ンピーダンス変換を行左い、抵抗９．コンデンサ１０に
よりアナログ電圧■Ｔを積分し、アナログ出力電圧ｖＴ
を発するものである。

以上の構成において、マイコン１における演算処理回路
４は入力ポート２の入力状態や演算結果に基づいてアナ
ログ電圧に変換すべき３ビツトのディジタル出力信号Ｄ
Ｂをディジタル出力回路６に発する。ディジタル出力回
路６は３ビツトのデ抵抗回路網６に出力する。この３ビ
ツトのディジタル出力信号ＤＢに対して、抵抗回路網６
は８通９のうちのいづれかのアナログ電圧■Ｓを発する
。

ディジタル出力信号ＤＢが一定のときは、アナログ出力
電圧■Ｔは、ｖｓと同一の値となる。

第２図にディジタル出力信号ＤＢに対するアナログ電圧
ｖｓを示す。ＤＢが０から７の値を取ると、それに応じ
て、ＶＢは０から百■。。間隔で百ｖ０゜までの値をと
る。アナログ出力電圧■Ｔも同一の値となる。

しかるに、元来、演算処理回路４は○から１４寸での４
ビツトのディジタル信号ＤＡを内部で演算し、このディ
ジタル信号ＤＡをその値に応じたアナログ電圧に変換す
べき動作を行なう。第２図に示すようにディジタル信号
ＤＡとディジタル出力信号ＤＢを対応させる。テイジタ
ル信号ＤＡがＱ及び偶数のときはディジタル出力信号Ｄ
Ｂを連続的にディジタル出力回路らに出力して前述のア
２つの偶数の値を１：１の時間比（デユーティ−５０％
）で交互に発するように、即ち３ビツトのディジタル出
力信号ＤＢの互いに近傍の２つの値を交互に出力する。

この時、アナログ電圧Ｖｓはディジタル出力信号ＤＢの
変化に応じて２つの値が１：１の時間比で交互に表われ
る。この２つのアナログ電圧■ｓは積分回路７により、
２つのアナログ電圧■ｓの平均値がアナログ出力電圧■
Ｔとして得られる。

従って例えばディジタル信号ＤＡ＝−ｒのときは、ＤＢ
＝３及びＤＢ＝４が交互に出力され、ｖｓはＶＢ　−２
つのｖｓの平均値■Ｔ−ξ■ｏＣとなる。

第２図に示すディジタル信号ＤＡに対するアナログ出力
電圧■Ｔの特性は同様にしてこのようにして得られる。

第３図はこれらの動作を時間軸で示したものであシ、デ
ィジタル出力信号ＤＢは周期Ｔでかつ１：１の時間比で
交互に出力され、この周期Ｔ（ｌ−１：積分回路７の応
答時間に対して十分小さく選ばれている。アナログ出力
電圧■Ｔは１５通９のディジタル信号ＤＡの変化に対し
、やや遅れるもののそれぞれ１６通りに対応して安定し
た電圧特性を示す。結局３ビット出力端子Ｐ１．Ｐ２．
Ｐ３を用いて１６通りのアナログ出力電圧ｖＴが得られ
ることになる。

次に第４図、及び第６図は他の実施例の特性図である。

これらの特性図は、第１図の演算処理回路４がＯから２
８までの２９通りのディジタル信号ＤＡを演算し、この
２９通シのディジタル信号ＤＡを３ビツトの出力端子Ｐ
１．Ｐ２　、Ｐ３でアナログ出力電圧ｖＴに変換するも
のである。

第４図に示すように、ディジタル出力電圧ＶＢは、ある
値が連続して、もしくは２つの近傍の値を、１：１また
は３：１または１：３の時間比で出力される。この結果
、それぞれの出力の欄間値に応じてアナログ電圧■ｓが
変化し、これを積分したアナログ出力電圧■Ｔがディジ
タル信号■Ａに対応した安定した値となる。

第６図はディジタル信号ＤＡ、ディジタル出力電圧ＤＢ
に対するアナログ電圧■ｓ、アナログ出力電圧■Ｔの関
係を示し、ディジタル信号ｖＡに比例してアナログ出力
電圧ＶＴが得られる。

即ちこの実施例では３ビツトの出力端子Ｐ１゜Ｐ２　、
Ｐ３によ９２９通りのディジタル信号ＤＡをアナログ出
力電圧ＶＴに変換することができる。

従来方法では２９通シを得るには出力端子として最低６
ビノト（最大３２通シ）必要であり、少なくとも２つの
出力端子の節減が図れている。

以上のように、ディジタル出力回路６へのディジタル出
力信号ＤＢの時間比の設定により、同一の出力端子数で
より多くのアナログ出力電圧■Ｔが得られ、例えばディ
ジタル出力回路６の出力端子数が３で、１：８の時間比
まで可能ならば６４通シ（６ビツト分）のアナログ出力
電圧■Ｔが得られ、出力端子数を半減することができる
。

なお時間比を大きくとると、アナログ出力電圧■Ｔの応
答速度あるいは安定度（リップル電圧）が悪くなる傾向
があるため、マイコン１における演算処理回路５の能力
（演算速度）から適描な設定は必要である。

第６図は他の実施例の構成図であり、６ａはディジタル
出力回路であり、その出力端子Ｐ１．Ｐ２゜Ｐ３の構造
はオープンドレインである。６ａはＲ９２Ｒ，４Ｒの抵
抗よ構成る抵抗回路網であり、通称重み伺はラダーであ
る。７ａは積分回路であり、オペアンプ８は■ｒｅｆを
基準電圧とした反転増幅器の構成をなし、１１．１２は
抵抗、１３はコンデンサである。

この構成は、第１図と同様にディジタル信号ＤＡに比例
したアナログ出力電圧ｖ１・が得られる。なおこの場合
、抵抗１１の値によりディジタルＤへ−〇の場合の電圧
を任意に選定でき、また抵抗１２等によってその変化割
合も任意に選定しうる。

第７図は更に他の実施例の構成図である。６ｂはディジ
タル出力回路であシ、出力端子Ｐ１〜Ｐ６を有しており
、その出力端子の構造は第６図と同一である。６ｂはＲ
，２Ｒ，・・・・・・、１６Ｒの重み付はラダー及び抵
抗１４．１６を有する抵抗回路網である。７ｂは積分回
路であり、第１図と比べ、オペアンプ８を省略している
。

この構成においては、ディジタル出力信号ＤＢに対する
アナログ電圧ｖｓは第１図や第６図と異なり、比例関係
とはならず、曲線である。寸だ抵抗１４．１５によシ、
アナログ出力電圧ＶＴの変化範囲の選定も任意に可能で
ある。この場合２つの異なるディジタル出力信号ＤＢの
値を１：１の時間比で出力すると、アナログ出力電圧Ｖ
Ｔは２つの近傍の値の平均値となシ、完全に滑らかな曲
線とならないが、通常はほぼ曲線とみなしうる程度にな
る。必要ならばディジタル信号ＤＡの値に応じて時間比
を調整すれば、−油清らかにしうる。

この第７図の実施例の場合、出力端子数が６であるから
、時間比を１＝７程度寸で行なうとディジタル信号ＤＡ
の８ビツト相当のアナログ出力電圧■Ｔが得られる。

以上本発明を実施例に基づいて説明したが、この他、デ
ィジタル出力回路６．６ａ、６ｂはマイコン１の内部で
はなく、マイコン１の外部にインバータ、バッファ、あ
るいはトランジスアレー等を用いて構成することは明ら
かである。

発明の効果 以上のように本発明に基づく信号変換装置は、ディジタ
ル信号を演算する演算処理回路と複数の出力端子を有す
るディジタル出力回路と、抵抗回路網及び積分回路とよ
りなり、演算処理回路が連続して同一のディジタル出力
信号を発する場合に得られるアナログ出力電圧の取シう
る値以外に、それらの電圧の間のアナログ出力電圧も得
られるものであり、ディジタル出力回路の出力端子数か
ら得られるアナログ電圧のとりうる数（ステップ数）が
従来に比し十分多くとれ、あるいは逆にこれに・より出
力端子数を減少することが出来、特にマイコンの使用に
際し、その能力・機能の向上およびコスト面から合理的
設計を可能ならしめるなどの効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の信号変換装置の一実施例を示す構成図
、第２図、第３図は第１図に示す信号変換装置の特性図
、第４図及び第６図は本発明の他の実施例における信号
変換装置の特性図、第６図。 第７図は本発明の更に他の実施例のを示す信号変換装置
の構成図である。 １・・・・・・マイクロコンピュータ、２・・・・入力
ポート、３・・・・・出力ポート、４・・・・・・演算
処理回路、６・・・・・・ディジタル出力回路、６・・
・・・・抵抗回路網、７・・・・・積分回路、Ｐ１〜Ｐ
６・・・・出力端子、Ｒ，２Ｒ・・・・・抵抗、ＤＢ・
・・・・・ディジタル出力信号、■Ｔ・・・・・アナロ
グ出力電圧。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ３４ 第２図 Ａ Ｏｆ２３４５６’／ＢＱｔｏｕｔｚｔａｔ４第３図 第４メ１ 第５図 第６図 ／ 第７図 ４

Claims (4)

【特許請求の範囲】
1. （１）　アナログ信号に変換すべきディジタル信号の値
   に応じて選択的に、連続して同一のディジタル値を発す
   るか、もしくは所定の時間比で２つの異なるディジタル
   値を交互に発する演算処理回路と、前記演算処理回路の
   発するディジタル値を複数の出力端子により出力するデ
   ィジタル出力回路と、前記ディジタル出力回路の複数の
   出力端子と接続され、それらの出力端子の出力状態に対
   応したアナログ値に変換する複数の抵抗より成る抵抗回
   路網と、前記抵抗回路網の発するアナログ値を平均化し
   、アナログ電圧として出力する積分回路とにより構成さ
   れた信号変換袋！。
2. （２）演算処理回路において、所定の時間比で交互に発
   せられる２つの異なるディジタル値は、連続して同一の
   ディジタル値が発せられた時、抵抗回路網で変換された
   アナログ値の大きさが互いに近傍となる２つのディジタ
   ル値とした特許請求の範囲第１項に記載の信号変換装置
   。
3. （３）演算処理回路において、２つの異なるディジタル
   値を交互に発する場合の所定の時間比を、１：　（ｎ−
   ｉ　）、（但しｎはｎ２２なる整数、ｉは１＜：ｉ＜、
   （ｎ−１）なる整数）とし、前記の整数ｉの値はディジ
   タル信号の値に応じて選択されるように構成した特許請
   求の範囲第２項に記載の信号変換装置。
4. （４）抵抗回路網を、Ｒ−２Ｒ抵抗ラダーもしくは重み
   付は抵抗ラダーを用いて構成した特許請求の範囲第１項
   、第２項まだは第３項に記載の信号変換装置。