JPS60181858A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60181858A JPS60181858A JP59035918A JP3591884A JPS60181858A JP S60181858 A JPS60181858 A JP S60181858A JP 59035918 A JP59035918 A JP 59035918A JP 3591884 A JP3591884 A JP 3591884A JP S60181858 A JPS60181858 A JP S60181858A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はワンチップマイクロコンピュータ及び周辺Ｉ
Ｃ，チップにおける出力ポート又は入出力ポートの初期
化方式に関するＯ 従来技術と問題点 従来、ワンチップマイクロコンピータや周辺チップにお
いてリセットすることにより出力ポートないしは入出力
ポートの初期化出力を設定する場合、ｒＨＪ出力又はノ
・イインピーダンス出力の１へ＋ｔ＋１雀Ｖ犯央七れて
い介ため、王妃のような問題点があった。
Ｃ，チップにおける出力ポート又は入出力ポートの初期
化方式に関するＯ 従来技術と問題点 従来、ワンチップマイクロコンピータや周辺チップにお
いてリセットすることにより出力ポートないしは入出力
ポートの初期化出力を設定する場合、ｒＨＪ出力又はノ
・イインピーダンス出力の１へ＋ｔ＋１雀Ｖ犯央七れて
い介ため、王妃のような問題点があった。
即ち、「Ｈ」出力に限定された方式では、リセ、ト時に
ｒＬＪ出力が必要となったときにポート出力にインバー
タを接続するように外部回路を構成しなければならない
。またノ・イインピーダンス出力に限定された方式では
、リセット時にｒＨＪ又はｒＬＪ出力が必要になったと
きにはポートにゾルアップ又はプルダウン抵抗を接続し
なければならなかった。
ｒＬＪ出力が必要となったときにポート出力にインバー
タを接続するように外部回路を構成しなければならない
。またノ・イインピーダンス出力に限定された方式では
、リセット時にｒＨＪ又はｒＬＪ出力が必要になったと
きにはポートにゾルアップ又はプルダウン抵抗を接続し
なければならなかった。
このように従来方式では、初期化出力を変えようとする
と外部回路を新たに設けなければならずまたそれに伴っ
てソフトウェアの量も大きくなるという問題点があった
。
と外部回路を新たに設けなければならずまたそれに伴っ
てソフトウェアの量も大きくなるという問題点があった
。
発明の目的
本発明の目的は、リセット時において出力ポート又は入
出力ポートの出力データラッチにプリセットデータを書
込むことによシ、任意の初期化出力を設定できるように
して回路設計とソフトウェア上の負担を軽減することに
ある。
出力ポートの出力データラッチにプリセットデータを書
込むことによシ、任意の初期化出力を設定できるように
して回路設計とソフトウェア上の負担を軽減することに
ある。
発明の構成
本発明によれば、ラッチ回路を有する出力ポートと、プ
リセットデータを出力するプリセットデータ出力回路と
を具備し、リセット信号が入力されたときには該プリセ
ットデータを該ラッチ回路に強制的にセットする様にし
たことを特徴とする半導体集積回路装置が提供される。
リセットデータを出力するプリセットデータ出力回路と
を具備し、リセット信号が入力されたときには該プリセ
ットデータを該ラッチ回路に強制的にセットする様にし
たことを特徴とする半導体集積回路装置が提供される。
発明の実施例
以下、本発明を実施例によシ添付図面を参照して説明す
る。
る。
第１図は本発明にかかる半導体集積回路の構成図である
。
。
マイクロコンピータ１０のＣＰＵ２０の入出力ポート１
１．１２・・・１ｎはラッチで構成され各ラッチには、
通常の入出力データＤＴ及びそのタイミングクロックＣ
Ｋの他にプリセットデータを記憶するレジスタＰＳＤ及
びリセット時にのみプリセットデータをレジスタＰＳＤ
からｙｆｆ−トヘセットするためにリセット信号Ｒ８が
入力される。また上記レジスタＰＳＤには、データバス
ＤＴＢＵＳからプリセットデータが、アドレスバスＡｌ
）ＢＵＳからデコーダＤＣを介してセレクト信号が、そ
れぞれ入力され２る。
１．１２・・・１ｎはラッチで構成され各ラッチには、
通常の入出力データＤＴ及びそのタイミングクロックＣ
Ｋの他にプリセットデータを記憶するレジスタＰＳＤ及
びリセット時にのみプリセットデータをレジスタＰＳＤ
からｙｆｆ−トヘセットするためにリセット信号Ｒ８が
入力される。また上記レジスタＰＳＤには、データバス
ＤＴＢＵＳからプリセットデータが、アドレスバスＡｌ
）ＢＵＳからデコーダＤＣを介してセレクト信号が、そ
れぞれ入力され２る。
入出力ポート１１．１２・・・ｎの内部構成は全て同じ
であり、ポート１１を例にとシその内部を第２図に掲げ
である。
であり、ポート１１を例にとシその内部を第２図に掲げ
である。
第２図の回路は、インバータ１１１，１１８、アンドダ
ート１１２，１１３，１１４，１１５、ノアグー）１１
６，１１７で構成されたラッチを示している。ノアグー
）１１６．１１７はフリップフロップを構成している。
ート１１２，１１３，１１４，１１５、ノアグー）１１
６，１１７で構成されたラッチを示している。ノアグー
）１１６．１１７はフリップフロップを構成している。
タイミングクロックＣＫが「Ｈ」になると、入出力デー
タＤＴ及びその反転信号がアンドグー）１１２，１１３
を介して上記フリップフロップに入力されてラッチされ
る。一方、リセット信号Ｒ８がｒ ＨＪになると、リセ
ットデータ及びその反転信号がアンドゲート１１４．１
１５を介してフリップフロツノへ入力され、ラッチされ
る。
タＤＴ及びその反転信号がアンドグー）１１２，１１３
を介して上記フリップフロップに入力されてラッチされ
る。一方、リセット信号Ｒ８がｒ ＨＪになると、リセ
ットデータ及びその反転信号がアンドゲート１１４．１
１５を介してフリップフロツノへ入力され、ラッチされ
る。
またプリセットデータを記憶するレジスタＰＳＤは、例
えば第３図に示すようにアドレスバスＡＤＢＵＳに接続
されたデコーダＤＣの出力によって選捩され、゛データ
バスＤＴＢＵＳからプリセットデータＰがセットされる
ＲＡＭＸＰＲＯＭ等からなる。
えば第３図に示すようにアドレスバスＡＤＢＵＳに接続
されたデコーダＤＣの出力によって選捩され、゛データ
バスＤＴＢＵＳからプリセットデータＰがセットされる
ＲＡＭＸＰＲＯＭ等からなる。
以下、本発明のリセット時の動作を第４図に基いて説明
する。尚、図中の参照符号は第１図のものに対応してい
る。
する。尚、図中の参照符号は第１図のものに対応してい
る。
通常は、出力ポートにはクロックＣＫに同期してＣＰＵ
２０の出力ＤＴがラッチされる。
２０の出力ＤＴがラッチされる。
一方、リセット信号Ｒ８が高レベルとなると、これに同
期してプリセットデータＰがラッチされてラッチ出力Ｌ
１〜ＬｎにプリセットデータＰが出力される。プリセッ
トデータＰが出力されるン、プリセットデータＰがラッ
チされた後、タイミングクロックＣＫが立上った時点で
ＣＰＵ２０からのデータＤＴがラッチされ、以後ＣＰＵ
２０のデータＤＴが出力される。
期してプリセットデータＰがラッチされてラッチ出力Ｌ
１〜ＬｎにプリセットデータＰが出力される。プリセッ
トデータＰが出力されるン、プリセットデータＰがラッ
チされた後、タイミングクロックＣＫが立上った時点で
ＣＰＵ２０からのデータＤＴがラッチされ、以後ＣＰＵ
２０のデータＤＴが出力される。
このようにして、リセット時に初期化用のノリセットデ
ータＰを入出力ポートに書き込むことによシリセット時
のデート出力を任意に変化できる。
ータＰを入出力ポートに書き込むことによシリセット時
のデート出力を任意に変化できる。
尚、プリセットデータＰを特殊な方法、例えばメモリに
ＲＡＭを使用しリセット中にプリセットデータを書き込
むようにしてもよい。
ＲＡＭを使用しリセット中にプリセットデータを書き込
むようにしてもよい。
発明の効果
上記のとおシ、本発明によればリセット時に入出力ポー
トにプリセットデータを１き込むようにしたので任意に
初期化出力を設定でき、回路設計及びソフトウェア上の
負担が軽減される。
トにプリセットデータを１き込むようにしたので任意に
初期化出力を設定でき、回路設計及びソフトウェア上の
負担が軽減される。
第１図は本発明方式を実施する°ための装置構成図、第
２図は第１図の入出先月ビートの詳細な構成図、第３図
は第１図のプリセットデータを配憶するレジスタの実施
例、第４図は第１図の装置の動作説明図である。 １０・・・マイクロコンピュータ、ｌｂ、、１２・・・
１ｎ・・・入力出ポート、２０・・・ＣＰＵＸＬｌ ＋
Ｒ２・・・Ｌｎ・・・ラッチ出力、ＡＤＢＵＳ・・・
アドレスバス、ＤＴＢＵＳ・・・データバス、ＰＳＤ・
・・プリセットデータを記憶するレジスタ、Ｐ・・・プ
リセットデータ、Ｒ８・・・リセット信号、ＤＴ・・・
ＣＰＵ２０のデータ、ＣＫ・・・タイミングクロック、
ＤＣ・・・デコーダ。 第３図 第４図 Ｃに
２図は第１図の入出先月ビートの詳細な構成図、第３図
は第１図のプリセットデータを配憶するレジスタの実施
例、第４図は第１図の装置の動作説明図である。 １０・・・マイクロコンピュータ、ｌｂ、、１２・・・
１ｎ・・・入力出ポート、２０・・・ＣＰＵＸＬｌ ＋
Ｒ２・・・Ｌｎ・・・ラッチ出力、ＡＤＢＵＳ・・・
アドレスバス、ＤＴＢＵＳ・・・データバス、ＰＳＤ・
・・プリセットデータを記憶するレジスタ、Ｐ・・・プ
リセットデータ、Ｒ８・・・リセット信号、ＤＴ・・・
ＣＰＵ２０のデータ、ＣＫ・・・タイミングクロック、
ＤＣ・・・デコーダ。 第３図 第４図 Ｃに
Claims (1)
- ラッ゛チ回路を有する出力列？−トと、プリセットデー
タを出力するプリセットデー臭路とを具備し、リセット
信号が入力されたときには該ノリセットデー夕を該ラッ
チ回路に強制的にセットする様にしたことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035918A JPS60181858A (ja) | 1984-02-29 | 1984-02-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035918A JPS60181858A (ja) | 1984-02-29 | 1984-02-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181858A true JPS60181858A (ja) | 1985-09-17 |
Family
ID=12455411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035918A Pending JPS60181858A (ja) | 1984-02-29 | 1984-02-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181858A (ja) |
-
1984
- 1984-02-29 JP JP59035918A patent/JPS60181858A/ja active Pending
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