JPS60183771A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60183771A JPS60183771A JP59038718A JP3871884A JPS60183771A JP S60183771 A JPS60183771 A JP S60183771A JP 59038718 A JP59038718 A JP 59038718A JP 3871884 A JP3871884 A JP 3871884A JP S60183771 A JPS60183771 A JP S60183771A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- oxide film
- thermal oxide
- film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装ｆ４の製造方法に関するもので、特
に高信頼性を要求されるＭＯ８十ηＬ体装置の製造に使
用されるものである。
に高信頼性を要求されるＭＯ８十ηＬ体装置の製造に使
用されるものである。
従来のＮチャネルＭＯＳトランジスタを第１図に示す。
図中１はＰ型シリコン基イ１【でりり、このＰ型シリコ
ン基板１には互いに電気的に分離されだＮ＋型ンース゛
／ドレイン領域２，３が形成されている。これらソース
′／ドレイン領域２，３間のチャネル領域上にはゲート
酸化膜４を介して例えば多？ ′ｆ晶シリコンからなる
ゲート電極５が形成されている。
ン基板１には互いに電気的に分離されだＮ＋型ンース゛
／ドレイン領域２，３が形成されている。これらソース
′／ドレイン領域２，３間のチャネル領域上にはゲート
酸化膜４を介して例えば多？ ′ｆ晶シリコンからなる
ゲート電極５が形成されている。
上述した従来のＮチャネルＭＯＳトランジスタにおいて
は、微細化が進んでチャネル長が鎧かくなると、ドレイ
ン領域３近傍のチャネル領域の電界強度が著しく増加し
てホットエレクトロンが発生し、このホットエレクトロ
ンがゲート酸化１漠４へ注入されてしきい値電圧が変動
するという欠点がある。こうした現象は例えばＪ 、Ｊ
、Ａ、Ｐ、 、 １５（１９７６） 、 １１２７に紹
介されている。このため６′！１．ｌ：’ｆｉｌ化され
たＭＯＳ）ランジスタでは通常用いられてぃる５ｖのｖ
ＤＤ電源が使用できなくなる可能性があるＯ また、相補型ＭＯＳ半導体装置においても微細化が進む
とホットエレクトロンの発生に起因する基板電流が引き
金となってラッチアップが起こるという欠点がある。
は、微細化が進んでチャネル長が鎧かくなると、ドレイ
ン領域３近傍のチャネル領域の電界強度が著しく増加し
てホットエレクトロンが発生し、このホットエレクトロ
ンがゲート酸化１漠４へ注入されてしきい値電圧が変動
するという欠点がある。こうした現象は例えばＪ 、Ｊ
、Ａ、Ｐ、 、 １５（１９７６） 、 １１２７に紹
介されている。このため６′！１．ｌ：’ｆｉｌ化され
たＭＯＳ）ランジスタでは通常用いられてぃる５ｖのｖ
ＤＤ電源が使用できなくなる可能性があるＯ また、相補型ＭＯＳ半導体装置においても微細化が進む
とホットエレクトロンの発生に起因する基板電流が引き
金となってラッチアップが起こるという欠点がある。
そこで、上述したホットキャリアの発生に起因する信頼
性低下に対する改善策として、例えばＩＥＥ′Ｂ、 Ｔ
ｒａｎ〆Ｊｌｅｃｔｒｏｎ ｄｅｖｉｃｅ、Ｖｏｌ 、
ＨＤ −２７、１３５９〜１３６７、１９８０に示され
るＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造（以下
、ＬＤＤ構造と略称する）のＭＯＳ）ランジスタが提案
されている。このＬＤＤ構造のＭＯＳトランジスタはド
レイン領域が従来と同程度の不純物濃度の不純物領域と
、この領域に隣接してチャネル領域側に形成され、この
領域よシ１〜３桁低濃度の不純物領域とから構成されて
いる。このように低濃度の不純物領域を設けることによ
シ。
性低下に対する改善策として、例えばＩＥＥ′Ｂ、 Ｔ
ｒａｎ〆Ｊｌｅｃｔｒｏｎ ｄｅｖｉｃｅ、Ｖｏｌ 、
ＨＤ −２７、１３５９〜１３６７、１９８０に示され
るＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造（以下
、ＬＤＤ構造と略称する）のＭＯＳ）ランジスタが提案
されている。このＬＤＤ構造のＭＯＳトランジスタはド
レイン領域が従来と同程度の不純物濃度の不純物領域と
、この領域に隣接してチャネル領域側に形成され、この
領域よシ１〜３桁低濃度の不純物領域とから構成されて
いる。このように低濃度の不純物領域を設けることによ
シ。
ドレイン領域近傍のチャネル領域での高電界を緩和し、
ホットキャリアの発生を防止しようとするものである。
ホットキャリアの発生を防止しようとするものである。
ところで、従来上述したＬＤＤ構造のＭＯＳ）ランジス
タは例えば第２図乃至第５図に示す如き方法により製造
されている。
タは例えば第２図乃至第５図に示す如き方法により製造
されている。
まず、例えばＰ型シリコン基板１１に通常の方法により
フィールド酸化膜１２、ゲート酸化膜１３及びゲート電
極１４を形成した後、全面にＣＶＤ−８ｉＯｚ膜１５を
堆積する（第２図図示）。次に、反応性イオンエツチン
グにより前記ゲート電極１４の端部に残存ＣＶＤ−８ｉ
Ｏｚ膜１５ａを形成した後、ゲート電極１４及び残存Ｃ
ＶＤ−８ｉｎ２膜１５ａをマスクとして利用しＮ型不純
物を高ドーズ量でイオン注入する（第３図図示）。つづ
いて、前記残存ＣＶＤ−８ｉ０２膜１５ａをエツチング
した後、ゲート電極１４をマスクとして利用し、Ｎ型不
純物を低ドーズ量でイオン注入する（第４図図示）Ｑつ
づいて、熱処理して前記２回のＮ型不純物イオン注入層
を活性化してチャネル領域近傍のＮ−型不純物領域１６
ａ、１７ａとこれらの領域に隣接するＮ＋型不純物領域
１６ｂ、１７ｂとからなるソース／ドレイン領域１６
、１７を形成する（第５図図示）０次いでン通常の手法
によシ配腺等を形成し、ＮチャネルＭＯＳ）ランジスタ
を製造する。
フィールド酸化膜１２、ゲート酸化膜１３及びゲート電
極１４を形成した後、全面にＣＶＤ−８ｉＯｚ膜１５を
堆積する（第２図図示）。次に、反応性イオンエツチン
グにより前記ゲート電極１４の端部に残存ＣＶＤ−８ｉ
Ｏｚ膜１５ａを形成した後、ゲート電極１４及び残存Ｃ
ＶＤ−８ｉｎ２膜１５ａをマスクとして利用しＮ型不純
物を高ドーズ量でイオン注入する（第３図図示）。つづ
いて、前記残存ＣＶＤ−８ｉ０２膜１５ａをエツチング
した後、ゲート電極１４をマスクとして利用し、Ｎ型不
純物を低ドーズ量でイオン注入する（第４図図示）Ｑつ
づいて、熱処理して前記２回のＮ型不純物イオン注入層
を活性化してチャネル領域近傍のＮ−型不純物領域１６
ａ、１７ａとこれらの領域に隣接するＮ＋型不純物領域
１６ｂ、１７ｂとからなるソース／ドレイン領域１６
、１７を形成する（第５図図示）０次いでン通常の手法
によシ配腺等を形成し、ＮチャネルＭＯＳ）ランジスタ
を製造する。
前述した従来技術によると第２図乃至第５図に示す様に
、チャネル領域近傍の「型不純物領域およびこれに隣接
するＮへ不純物領域を形成するために残存ＣＶＤ−８ｉ
ｎ２膜１５ａの形成、加えてＮ＋型不純物イオンの注入
とＮ−型不純物イオンの注入を個別の工程で行うなど工
程が複雑であった。更に、上述した方法では第３図図示
の工程でＮ型不純物を高ドーズ量でイオン注入する際、
ゲート電極１４の端部に形成された残存ＣＶＤ−８ｉ０
２膜１５ａはその周辺部が薄くなっているだめ不純物イ
オンが透過してしまう。このため、第５図図示の工程で
イオン注入層を活性化するだめの熱処理を行なうと、Ｙ
型不純物領域１６ａ、１７ａを形成しようとする領域が
高濃度になり易い。したがって、ｒ型不純物領域１６ａ
、１７ａを制御性よく形成することが困難であシ、ホッ
トエレクトロンの発生を防止するという所期の目的が達
成できないという欠点がある。こうした欠点は微細化が
進むほど著しくなる。
、チャネル領域近傍の「型不純物領域およびこれに隣接
するＮへ不純物領域を形成するために残存ＣＶＤ−８ｉ
ｎ２膜１５ａの形成、加えてＮ＋型不純物イオンの注入
とＮ−型不純物イオンの注入を個別の工程で行うなど工
程が複雑であった。更に、上述した方法では第３図図示
の工程でＮ型不純物を高ドーズ量でイオン注入する際、
ゲート電極１４の端部に形成された残存ＣＶＤ−８ｉ０
２膜１５ａはその周辺部が薄くなっているだめ不純物イ
オンが透過してしまう。このため、第５図図示の工程で
イオン注入層を活性化するだめの熱処理を行なうと、Ｙ
型不純物領域１６ａ、１７ａを形成しようとする領域が
高濃度になり易い。したがって、ｒ型不純物領域１６ａ
、１７ａを制御性よく形成することが困難であシ、ホッ
トエレクトロンの発生を防止するという所期の目的が達
成できないという欠点がある。こうした欠点は微細化が
進むほど著しくなる。
本発明は、前記欠点を解消するためになされたものであ
り、ＬＤＤ構造を簡便且つ制御性よく形成する′ことに
よシホットキャリアの発生を有効に防止し、微細化に対
応し得る半導体装置の製造方法を提供しようとするもの
である。
り、ＬＤＤ構造を簡便且つ制御性よく形成する′ことに
よシホットキャリアの発生を有効に防止し、微細化に対
応し得る半導体装置の製造方法を提供しようとするもの
である。
〔発明の概要〕
本発明の半導体装置の製造方法は、まず第１導電型の半
導体基板の素子形成予定領域にゲート絶縁膜を形成した
後、全面にゲート電極材を堆積し例えばホトレジストに
てゲート電極ノくターンを形成する。次いでこのゲート
電極ノ（ターンをマスクとして多結晶シリコン膜と熱酸
化膜を順次エツチングする。
導体基板の素子形成予定領域にゲート絶縁膜を形成した
後、全面にゲート電極材を堆積し例えばホトレジストに
てゲート電極ノくターンを形成する。次いでこのゲート
電極ノ（ターンをマスクとして多結晶シリコン膜と熱酸
化膜を順次エツチングする。
次いで、基板を平坦部と傾斜部を有する様な形状にテー
バエツチングする。この後テーバ（エツチングされた基
板表面に被覆膜を形成し、第二導電型の不純物を高ドー
ズ量でイオン注入する０ここで所望の第二導電型の不純
物イオンのドーズ量をＱとし、傾斜部に注入される第二
導電型の不純物イオンのドーズ量をＱ′とすると、前記
テーパエツチングの角度θに応じてＱ′はＱ’＝Ｑｃｏ
ｓθで与えられ実効的に少い量のイオン注入が行われる
。更に前記基板表面に形成された被覆膜の膜厚およびイ
オン注入の際の加速電圧を制御することにょシ、平坦部
では基板中にイオン注入層のピーク位置を設定し、傾斜
部では被覆膜中にピーク位置を設定することができる。
バエツチングする。この後テーバ（エツチングされた基
板表面に被覆膜を形成し、第二導電型の不純物を高ドー
ズ量でイオン注入する０ここで所望の第二導電型の不純
物イオンのドーズ量をＱとし、傾斜部に注入される第二
導電型の不純物イオンのドーズ量をＱ′とすると、前記
テーパエツチングの角度θに応じてＱ′はＱ’＝Ｑｃｏ
ｓθで与えられ実効的に少い量のイオン注入が行われる
。更に前記基板表面に形成された被覆膜の膜厚およびイ
オン注入の際の加速電圧を制御することにょシ、平坦部
では基板中にイオン注入層のピーク位置を設定し、傾斜
部では被覆膜中にピーク位置を設定することができる。
っまυ被覆膜中にイオン注入層のピーク位置を設定する
ことにょシ、傾斜部の基板に注入されるドーズ量を減少
することができる０ 以上基板部にテーパエツチングを施した後、熱酸化膜を
形成し高ドーズ量のイオンを注入を行う本発明の方法に
よれば１つのイオン注入工程で基板平坦部には所望の高
ドーズ量のイオンを注入でき、傾斜部では低ドーズのイ
オン注入が達成できる。
ことにょシ、傾斜部の基板に注入されるドーズ量を減少
することができる０ 以上基板部にテーパエツチングを施した後、熱酸化膜を
形成し高ドーズ量のイオンを注入を行う本発明の方法に
よれば１つのイオン注入工程で基板平坦部には所望の高
ドーズ量のイオンを注入でき、傾斜部では低ドーズのイ
オン注入が達成できる。
２
以下、本発明の一実施例を第６図乃至第１図を参照して
説明する。
説明する。
まず第１導電型の半導体基板、例えば不純物密度が１０
”ｃｍ３Ｐ型シリコン基板２１の結晶方位が△ （１００）である主面に、通常の選択酸化法に°従って
フィールド酸化膜ｎを形成した後、このフィールド酸化
膜ρに囲まれた島状の素子形成予定領域表面にゲート絶
縁膜となる熱酸化膜おを形成する。
”ｃｍ３Ｐ型シリコン基板２１の結晶方位が△ （１００）である主面に、通常の選択酸化法に°従って
フィールド酸化膜ｎを形成した後、このフィールド酸化
膜ρに囲まれた島状の素子形成予定領域表面にゲート絶
縁膜となる熱酸化膜おを形成する。
尚、本実施例ではこの熱酸化膜るは素子形成予定領域の
全面に形成したが、素子形成予定領域中のゲート電極予
定部に部分的に形成してもよい。次にＣｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法によりゲート
電極となる多結晶シリコン膜Ｍを堆積した後、ＰＯＣｌ
３を用いてこの多結晶シリコン膜冴にゲート電極の導電
性を良くするためにリン（図示せず）を拡散させた（第
６図図示）。
全面に形成したが、素子形成予定領域中のゲート電極予
定部に部分的に形成してもよい。次にＣｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法によりゲート
電極となる多結晶シリコン膜Ｍを堆積した後、ＰＯＣｌ
３を用いてこの多結晶シリコン膜冴にゲート電極の導電
性を良くするためにリン（図示せず）を拡散させた（第
６図図示）。
つづいて、ゲート電極予定部に、例えばホトレジストに
よるゲート電極パターン２５を形成する（第７図図示）
。
よるゲート電極パターン２５を形成する（第７図図示）
。
つづいて、このゲート電極パターン５をマスクにして、
多結晶シリコン膜ムと熱酸化膜るを０２Ｆ６を含むガス
雰囲気中で反応性イオンエツチングにより順次エツチン
グして熱酸化膜る及び多結晶シリコン膜詞の２層から成
るゲート電極部を形成する（第８図図示）。
多結晶シリコン膜ムと熱酸化膜るを０２Ｆ６を含むガス
雰囲気中で反応性イオンエツチングにより順次エツチン
グして熱酸化膜る及び多結晶シリコン膜詞の２層から成
るゲート電極部を形成する（第８図図示）。
つづいて、０２Ｆ６を含むガス雰囲気中でＰ型シリコン
基板を０２Ｆ６の特異性を利用して結晶方位（１１１）
の傾斜部局と結晶方位（１００）の平坦部ｎを有する形
状にテーパエツチングする（第９図図示）。尚この工程
には特別なマスク等を必寮としない為、製造工程が繁雑
にならないという特長が有る。まだ、この工程は前述し
たゲート電極部を形成する工程と連続して１回のエツチ
ング工程で行うこともできるというさらに顕著な特長も
有る。
基板を０２Ｆ６の特異性を利用して結晶方位（１１１）
の傾斜部局と結晶方位（１００）の平坦部ｎを有する形
状にテーパエツチングする（第９図図示）。尚この工程
には特別なマスク等を必寮としない為、製造工程が繁雑
にならないという特長が有る。まだ、この工程は前述し
たゲート電極部を形成する工程と連続して１回のエツチ
ング工程で行うこともできるというさらに顕著な特長も
有る。
つづいて、ゲート電極パターン５を除去した後テーパエ
ツチングされた傾斜部局及び平坦部ｎ並びに多結晶シリ
コン膜冴上に被覆膜となる熱酸化膜かを例えば厚さ５０
０Ｘで形成し、そこに第２導電型の不純物、例えば砒素
を基板の平坦部Ｍで１０１５ＣＩＩＬ−２以上のドーズ
量になるようにイオン注入する（第１０図図示）。この
ときのイオンの加速電圧は後述する理由及び熱酸化膜路
の膜厚から１２０〜１４０Ｋｅｙ程度が望ましい。尚、
この熱酸化膜路を形成する領域及びイオン注入する領域
は傾斜部か及び平坦部ｎだけであっても本発明は実施で
きる。ここで平坦部ｎに注入される砒素２９ｂのドーズ
量をＱとし、傾斜部かに注入される砒素２９ａのドーズ
量をＱ′とすると前記基板テーパエツチングの傾斜角θ
に応じて、Ｑ′はＱ’＝ Ｑ ｃｏｓθで与えられ実効
的に少い量のドーズ量となる。更に前記基板表面に形成
された熱酸化膜路の膜厚および砒素イオン注入の際の加
速電圧を制御することによシ、平坦部ｎに注入される砒
素２ｇｂのピーク位置を基板２工中に設定し、傾斜部局
に注入される砒素２９ａのピーク位置を熱酸化膜か中に
設定することができる。つまシ熱酸化膜か中にイオン注
入層のピーク位置を設定することによシ傾斜部局の基板
に注入されるドーズ量を減少することができる。次いで
注入された第２導電型の不純物イオンであるリンイオン
、すなわちＮ型不純物イオンを適当な熱処理条件下で活
性化するとゲート電極部に近接する領域の低濃度例えば
不純物密度が１０１８ＧＩＩＬ−３のＮ−型不純物領域
３０ａ、およびこれらの領域に隣接する高濃度例えば不
純物密度が１０２０ｃＩＩＬ”のＮ十型不純物領域３０
ｂからなるソース゛／ドレイン領域加が形成される（第
１１図図示）。
ツチングされた傾斜部局及び平坦部ｎ並びに多結晶シリ
コン膜冴上に被覆膜となる熱酸化膜かを例えば厚さ５０
０Ｘで形成し、そこに第２導電型の不純物、例えば砒素
を基板の平坦部Ｍで１０１５ＣＩＩＬ−２以上のドーズ
量になるようにイオン注入する（第１０図図示）。この
ときのイオンの加速電圧は後述する理由及び熱酸化膜路
の膜厚から１２０〜１４０Ｋｅｙ程度が望ましい。尚、
この熱酸化膜路を形成する領域及びイオン注入する領域
は傾斜部か及び平坦部ｎだけであっても本発明は実施で
きる。ここで平坦部ｎに注入される砒素２９ｂのドーズ
量をＱとし、傾斜部かに注入される砒素２９ａのドーズ
量をＱ′とすると前記基板テーパエツチングの傾斜角θ
に応じて、Ｑ′はＱ’＝ Ｑ ｃｏｓθで与えられ実効
的に少い量のドーズ量となる。更に前記基板表面に形成
された熱酸化膜路の膜厚および砒素イオン注入の際の加
速電圧を制御することによシ、平坦部ｎに注入される砒
素２ｇｂのピーク位置を基板２工中に設定し、傾斜部局
に注入される砒素２９ａのピーク位置を熱酸化膜か中に
設定することができる。つまシ熱酸化膜か中にイオン注
入層のピーク位置を設定することによシ傾斜部局の基板
に注入されるドーズ量を減少することができる。次いで
注入された第２導電型の不純物イオンであるリンイオン
、すなわちＮ型不純物イオンを適当な熱処理条件下で活
性化するとゲート電極部に近接する領域の低濃度例えば
不純物密度が１０１８ＧＩＩＬ−３のＮ−型不純物領域
３０ａ、およびこれらの領域に隣接する高濃度例えば不
純物密度が１０２０ｃＩＩＬ”のＮ十型不純物領域３０
ｂからなるソース゛／ドレイン領域加が形成される（第
１１図図示）。
この後全面にＣＶＤ−８ｉ０ｚ膜３１を堆積した後、コ
ンタクトホール３２を開孔した後Ｍ膜を蒸着、パターニ
ングして配線おを形成して、ＬＤＤ構造のＮチャネルＭ
Ｏ８）ランジスタを製造した（第１２図図示）。
ンタクトホール３２を開孔した後Ｍ膜を蒸着、パターニ
ングして配線おを形成して、ＬＤＤ構造のＮチャネルＭ
Ｏ８）ランジスタを製造した（第１２図図示）。
しかして上記の方法によれば従来残存ＣＶＤ−８ｉｏｚ
を形成した後、高ドーズおよび低ドースのイオン注入を
二度に分けて行っていた工程が単一の工程で処理でき簡
便であるとともに残存ＣＶＤ −８ｉｏｚ膜の周辺部が
薄くなっていることにより低濃度領域に高濃度不純物イ
オンが透過して注入されるという従来技術の問題点を解
決できる。なお、上記実施例では傾斜部のイオンドーズ
量制御のために熱酸化膜を用いたが、これに限らずＳｉ
Ｎ膜、ＣＶＤ−８ｉｏｚ膜を用いてもよい。また本発明
の方法はＰチャネルＭＯ８〆半導体装置、相補型ＭＯ８
半導体装置等にも同様に適用できる。
を形成した後、高ドーズおよび低ドースのイオン注入を
二度に分けて行っていた工程が単一の工程で処理でき簡
便であるとともに残存ＣＶＤ −８ｉｏｚ膜の周辺部が
薄くなっていることにより低濃度領域に高濃度不純物イ
オンが透過して注入されるという従来技術の問題点を解
決できる。なお、上記実施例では傾斜部のイオンドーズ
量制御のために熱酸化膜を用いたが、これに限らずＳｉ
Ｎ膜、ＣＶＤ−８ｉｏｚ膜を用いてもよい。また本発明
の方法はＰチャネルＭＯ８〆半導体装置、相補型ＭＯ８
半導体装置等にも同様に適用できる。
以上詳述した如く、本発明によればＬＤＤ構造を簡便に
達成するとともにホットキャリアの発生を有効に防止し
、微細化に対応し得る半導体装置の製造方法を提供でき
るものである。
達成するとともにホットキャリアの発生を有効に防止し
、微細化に対応し得る半導体装置の製造方法を提供でき
るものである。
第１図は従来のＮチャネルＭＯＳトランジスタの断面図
、第２図乃至第５図は従来のＬＤＤ構造のＮチャネルＭ
ＯＳトランジスタの製造工程を示す断面図、第６図乃至
第１２図は本発明の一実施例におけるＬＤＤ構造のＮチ
ャネルＭＯ８）ランジスタの製造工程を示す断面図であ
る。 ２１・・・Ｐ型シリコン基板、ｎ・・・フィールド酸化
膜、ｎ・・・熱酸化膜、冴・・・多結晶シリコン膜、５
・・・ゲート電極パターン、 が・・・Ｐ型シリコン基板エツチング傾斜部。 ｎ・・・Ｐ型シリコン基板エツチング平坦部、路・・・
熱酸化膜、 ２９ａ・・・低ドーズＮ型不純物注入ピーク位置、２９
ｂ・・・高ドーズＮ型不純物注入ピーク位置、３０ａ・
・・Ｎ−型不純物領域。 ３Ｑｂ・・・Ｎ＋型不純物領域０ 第 １８ 第２図 第３図 俤４図 第５図 第６図 第７図 第８図 第１Ｏ図 第１１図 第１２図
、第２図乃至第５図は従来のＬＤＤ構造のＮチャネルＭ
ＯＳトランジスタの製造工程を示す断面図、第６図乃至
第１２図は本発明の一実施例におけるＬＤＤ構造のＮチ
ャネルＭＯ８）ランジスタの製造工程を示す断面図であ
る。 ２１・・・Ｐ型シリコン基板、ｎ・・・フィールド酸化
膜、ｎ・・・熱酸化膜、冴・・・多結晶シリコン膜、５
・・・ゲート電極パターン、 が・・・Ｐ型シリコン基板エツチング傾斜部。 ｎ・・・Ｐ型シリコン基板エツチング平坦部、路・・・
熱酸化膜、 ２９ａ・・・低ドーズＮ型不純物注入ピーク位置、２９
ｂ・・・高ドーズＮ型不純物注入ピーク位置、３０ａ・
・・Ｎ−型不純物領域。 ３Ｑｂ・・・Ｎ＋型不純物領域０ 第 １８ 第２図 第３図 俤４図 第５図 第６図 第７図 第８図 第１Ｏ図 第１１図 第１２図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板主面北の素子形成予定領域にゲ
ート絶縁膜及びゲート電極の２層から成るゲート電極部
を構成する工程と、前記素子形成予定領域であって前記
ゲート電極部を除いた領域を前記半導体基板主面（（対
１〜傾斜している傾斜部と前記半導体基板主面にほぼ平
行な平坦部を有１な 少くとも前記ゲート電極部に近接する領域力Ｓ傾１部で
ある形状にカロエする工程と、前記傾斜部及び前記平坦
部を少なくとも覆う被覆膜を形成する工程と、この被覆
膜を通して少なくとも前記傾斜部及び前記平坦部を含む
領域に対して第２導電型を与える不純物をイオン注入す
る工程と、前記不純物を活性化する工程とを具備した半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038718A JPS60183771A (ja) | 1984-03-02 | 1984-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038718A JPS60183771A (ja) | 1984-03-02 | 1984-03-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183771A true JPS60183771A (ja) | 1985-09-19 |
Family
ID=12533102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038718A Pending JPS60183771A (ja) | 1984-03-02 | 1984-03-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181566A (ja) * | 1988-01-11 | 1989-07-19 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
-
1984
- 1984-03-02 JP JP59038718A patent/JPS60183771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181566A (ja) * | 1988-01-11 | 1989-07-19 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
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