JPS60201445A - 多重割込処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 不発明は多重割込処理装置に関し、特にシングルテ、ソ
ズマイクロコンピュータ（以下「マイコン」と称す）等
に内蔵される割込処理機能により即時に多重割込処理を
実行せしめる割込処理装置に係わる。

（従来技術） 割込処理機能は、多くのマイコンに種々内蔵されており
、緊、＠、ヲ要するプログラム処理あるいはタイマーに
よる時計動作のためのＱｒ定インターバル毎のプログラ
ム処理を実行するなとＭＬ要な機能となっている。

今後、マイコンの高性能化に伴ない、マイコンによるも
柚制御も複雑となり、割込機能も、割込処理の即時開始
９割込後先側位付けの目由度及び割込数の増大等が要求
されている。

従来このような割込機能を内蔵したマイコンにおいては
、所定割込処理が実行されると、すべての割込受は付け
の許可又は禁止音指示するマスター割込許司フラグが自
動的に県北モードとなる。

したがって所定割込中に、他の優先度の高い多重割込に
よるプログラム処理か必豊な場合には、このマスター割
込許可フラグを、許可モードにするこめの命令を実行し
ておき、後先度の高い割込の要求を待機する。しかしこ
の場合、マスター割込許可フラグは、すべての割込に対
する受け付は許可でおり、優先度の低い割込も、処理さ
れる可能性があるため、マスター割込許可フラグを許可
モードにする前に後先度の低いその他の割込は、個々の
割込に対する割込ｒ！ｆ町又は、禁止ｋｎ示する個別許
可フラグを所定の命令により、県北モードに設定しなけ
れはならない。又、所定割込が終了する時点では、再び
優先度の低いその他の割込に対する個別許可フラグ會許
可モードに再び設足しなけれはならなかった。したがっ
て従来のこのような割込機能を肩するマイコンにおいて
は緊急を資する割込（例えば、マイコンの制御系全体の
電源ダウン時等）要求が発生し′ｆｃ場合、マスター割
込許可フラグ及び優先度の駄い個々の割込の個別許可フ
ラグ等の操作のために、緊、＠１．を資する割込による
プログラム処理が即時に実行できない等の欠点がめり、
更に、各割込許可フラグ’ｅ！プログラム処理部で所定
命令により操作しなければならず、限られたプログラム
エリアを有効に使用できないという欠点もめった。

（発明の目的） 本発明の目的は従来の多重割込処理装置における欠点を
除去すると共により後先度の高い緊急を喪する割込に対
して必要なグログラム処理を即時に開始することができ
、更に、割込処理に関する所定命令を何度も実行する必
要がなく、プログラムエリアを本来の制御目的に鳴動に
オ０用できる尚性能な多電割込処理装置ｉ會提供するこ
とにりる。

（発明の琳成） 本発明によれは、割込優先順位に基づき割込処理を実行
する多電割込処理において、割込処理実行に伴い、プロ
グラムアドレスの退避・復帰の制御及び分岐アドレスの
発生を行う割込処理手段と、所定割込の優先順位に対応
した良先度詭別値を前記割込処理手段の指示により記録
する記憶手段と、前記割込処理手段の指示により、前記
優先度識別価の退避及び前記記憶手段への復帰を制御す
る側角又は保留を制御する許可手段と全備え、前記許可
手段により許可された割込に対する割込処理実行時に、
前記記憶手段の内容を退避すると共に当該割込に対応し
７’ｃ＆先度識別値を前記記憶手段に設定し、当１割込
処理終了時には、退避されｆｃｆ！に先度識別値を前記
記憶手段に復帰せしめるようにしたことｔ特徴とする多
重割込処理装置が得られる。

（実軸例） 次に不発明の実軸例について図面を参照して説明する。

５− 図面は本発明の一実施例を示す。図において、不実施例
は割込優先順位に基つき割込処理を実行する多電多電割
込み処理装置で、割込処理実行に伴ない、プログラムア
ドレスの退避・復帰及び分岐アドレスの発生全行なう割
込処理手段１３と、所定割込の優先順位に対応しｆｃ優
先度識別値を前記割込処理手段の指示により記憶する記
憶手段１１と、前記割込処理手段の指示により、前記優
先度゛識別値の退避及び前記記憶手段への復＃全制御す
る制御手段１２と、前１ｌ１２記憶手段の内容に基づき
、割込処理実行の許可又は保留を制御する許可手段１４
とを含む。

記憶手段１１は、任意の時点において、マイコン（図示
せず）が優先度の高い割込み処理プログラムを実行中で
あるか、おるいは後先度の低い割込み処理プログラムを
実行中でめるか、めるいは割込処理中ではないか、のい
ずれかの状態を記憶する２ビ９トの割込み優先状態識別
レジスタであり、制御手段１２は、割込処理時に、割込
処理開始以前の前記−先状態識別レジスタ１１の同各を
６− 退避記憶し、割込処理終了時に前記割込後先状態識別レ
ジスタ１１へ記憶内容を復帰せしめるスタックレジスタ
である。割込処理手段１３は、前記割込後先状態識別レ
ジスタ１１の内容ｔスタックレジスタ１２へ退避させ、
かつ現在のノログラムカウンタの内容荀データメモリ又
は専用のスタックレジスタに退避させる為の制御信号Ｐ
Ｃ８Ｔを発生し、割込信号に応じた割込処理プログラム
の開始番地を発生する割込処理制御回路である。

許可手段１４は２人力ＡＮＤ回路１４−１および３人力
ＡＮＩ）回路１４−２〜ｌ４−ｎｆ含み、更に前記割込
優先状態識別レジスタｌの２ビツトのうち、上位１ビツ
ト出力倉入力とするインバータ１５と、下位ｌビット出
力を入力とするインバータ１６とにより構成されている
。

（ｎ−１）入力ＯＲ回路１７は、前記ＡＮＤ＠路１４−
２〜１４−ｎの出力全入力とするＯＲ回路でるる。

トランスファーグー）１８及び１９は、前記ＡＮＤ１ｇ
ｌ路１４−１　の出力が論理値１１”のときにそれぞれ
論理値”ｌ”（電源電圧レベル）’ｋｌｉｉｔｌ記割込
優先状り識別レジスタ１１の上位ビットに、論理値ｕＯ
”　（ＧＮＤレベル）を下位ビットにセラトスるための
トランスファーゲートでめり、トランスファーゲート２
ｏ及び２１は、ＩＱｉ２ＯＲ回路１７の出力がｕｌ″′
のときに　ｔｆＱＩｊｉ前記割込優先状態識別レジスタ
１１の上位ビー、　トに、″′ｌ″′ケ下位ビットにセ
ットするためのトランスファーゲートである。

なお、ｎ種類の割込み信号ｌＮＴｌ〜ＩＮＴｎのうち、
割込み信号ｌＮＴｌが割込みの責先度が高く、割込み信
号ＩＮＴ２〜ＩＮＴ　ｎは一律に優先度の低い割込みと
する。

次に本発明の一実施例の動作について更に詳しく説明す
る。

マイコンへのリセット信号大刀により割込曖先状態識別
レジスタ（以下ＩＳＴレジスタと叶ぷ）１１の内容はい
ずれの割込処理も行っていないことを示すコード０ＯＢ
（２進数）がセットされる。

この状態において、優先度の低い割込み信号ＩＮＴ２〜
ＩＮＴ　ｎ　のいずれかの割込、たとえは割込み信号Ｉ
ＮＴ　２　が発生したとすると、ＡＮＤ　［ｇ１路１４
−２の割込み信号ＩＮＴ２による入力は１１ｅで、かつ
Ｉ８Ｔレジスタ１１の出力００Ｂはイン／（−タ１５及
び１６により反転し、前記ＡＮＤ回路１４−２の、イン
バータ１５及び１６からの入力もｏｌｅであるため、ｕ
ｌ”が出力され、割込処理制御（ロ）路（以下ＩＣ０Ｎ
Ｔ回路と呼ぶ）１３及び（ＪＲ回路１７に入力される。

ＩＣｏＮＴ回路１３は、前記ＡＮＤ回路１４−２からの
出力ｕｌ″により、割込み信号ＩＮＴ２の割込に対応し
た割込処理プログラムを開始させるために、Ｉ　８　’
１”レジスタ１１の内容をスタックレジスタ１２へ退避
しかつ現在のノログラムカウンタの内容を退避させるだ
めの退避制御信号ＰＣ８Ｔｉ出力する。

ＩＳＴレジスタ１１は、前記制御信号ＰＣＢ’ｌ’の入
力により割込状態コード００８′ｆｔスタツクレジスタ
１２へ転送する。その佼、０几回路１７の出力ｏｌｅに
エリトランスファーゲート２ｏ及び２１を通じて入力さ
れるコードＯＩＢが新たにＩｆ９Ｔ９− レジスタ１１にセ・ソトされる。

ＩＣｏＮＴ回路１３は、前記制御信号ＰＣ８Ｔを出力す
るとともに、割込み信号ＩＮＴ２に対応した割込処理プ
ログラム開始番地を発生し、プログラムカウンタにセッ
トしマイコンの中央処理部（以下ＣＰＵと呼ぶ）は、前
記ＩＣｏＮＴ回路１３が発生したプログラム番地から所
定の処理（割込処理）全開始する。前記割込処理中に新
たに割込み信号ＩＮＴ２〜ＩＮＴｎのうちのいずれかの
割込が発生しても、Ｉ８Ｔレジスタ１１の下位ビット出
力”ｌ”によりインバータ１６を介したＡＮｊ）回路１
４−２〜１４−ｎの入力がａＯ”である為、出力は＠θ
″′となり、割込み信号はＩＣｏＮＴ回路１３へは入力
されない。

即ち低位の優先度の割込処理中に同レベルの割込が発生
しても受け付けられず、割込は保留される。−万、前記
低位の割込処理中に高位の割込み信号ｌＮＴｌが発生し
た場合には、ＡＮＤ回路１４−１の割込み信号ｌＮＴｌ
による入力が”ｌ”でかっ。

Ｉ８Ｔレジスタｌｌの上位ビット出方“０″により一１
〇− インバーメＩＦＩ介した入力は１１″となるため、ＡＮ
Ｄｌｐｌ路１４−１＋Ｄ出力Ｕ”ｌ”と７にり、ＩＣｏ
ＮＴ回路１３及びトランスフアゲ−）１８及び１９に入
力される。ＩＣ０Ｎ’ｌ”回路１３は前述の割込み信号
ＩＮＴ２の割込時と同様に退避制御信号ＰＣ８’ｌ’を
ＬＳＴレジスタ１１とスタ・ツクレジスタ１２に出力し
、これにより１８Ｔレジスタ１１は低位の割込処理中で
あることを示すコードＯＩＢをスタックレジスタ１２に
退避すると同時に現在のグログラムカウンタの内＠を退
避し、又、トランスファーケート１８及び１９’に通じ
て、高位の割込処理中であることを示すコードＩＯＢが
新たにセットされる。スタックレジスタ１２はこれによ
り以前の、割込処理中でないことを示すコードＯＯＢと
、直前の１代位割込処理中を示すコード１）ＩＢをスタ
ックしたことになる。その後ＩＣＯＮＴＩｇ路１３が割
込み信号ｌＮＴｉの割込処理のグロダラム開始査地を発
生することによりＣＰＵは所定の割込処理ノロク２ム？
開始する。割込今信号ＩＮＴ　ｌの割込処理中は、Ｉｓ
Ｔレジスタ１１の上位ビットの出力ｕｌｏによりインバ
ータ１５’＜介してのＡＮＤ回路１４−１−１４−ｎへ
の入力はｕＯ”となるため、割込み信号ｌＮＴ１〜ＩＮ
Ｔｎの割込が新たに発生してもいずれも実行されずに保
留される。

割込み信号ｌＮＴｌの割込が終了すると、ＣＰＵからの
割込終了信号ＥＯＩがｌＳＴレジスタ１１とｘｐルック
レジスタ１に入力され、スタックレジス：ｊｌ１２に最
後にスタックされたＩＳＴレジスタ１１のコードｏｌＢ
がＩＳＴレジスタｉｉに復帰し、同時に割込み信号ｌＮ
Ｔｌの割込発生時に退避した割込み信号ＩＮＴ　２の割
込処理１０グラムのプログラムカウンタの内容もプログ
ラムカウンタ退避用のスタックからプログラムヵウンメ
ｒｔｃ俵ｍするため、割込み信号ＩＮＴ２の割込処理が
再開する。

更に、査ひ高位の割込みイ８＠ＩＮＴ、が発生すれは前
述と同様にして割込み１８号ｌＮＴｌの割込処理にはい
るし、低位の割込み信号ＩＮＴ２〜１ＮＴｎは受け付け
られず保留される。

前記割込み信号ＩＮＴ２の一１１込が終了すると、前述
と同様にＣＰＵからのＥＯＩ債号信号り割込与信号ＩＮ
’Ｊ’２の割込処理直前にスタックレジスタ１２に退避
したＩＳＴレジスタ１１のコードＯＯＢがｌ８ＴＬ／ジ
スｊ１１１Ｖｃ復帰し、割込み信号ＩＮＴ２の割込処理
前のノログラム処理に戻る。

以下、割込が発生する度に前述と同様の制御により動作
する。尚、この一実施例で説明したスタックレジスタ１
２は専用のレジスタおるいはデータメモリスタックのい
ずれでも良（、ＬＥＴレジスタ１１ｖＰ’Ｅ容はツーロ
グラムカウンタに付加するなどしてグログラムカウンタ
の内容と同時に退避することもできる。

筐だ、この実施例では割込優先度を高位と低位の２レベ
ルとして説明したが、割込の数に応じて２レベル以上の
優先度ケもつ多束割込処理の場合に４．、Ｉ８’ｌ’レ
ジスタ及びスタックレジスタのビット長ｒ増力口するこ
とによって同様の多電割込処理１０グラムの優先度を識
別するレジスタを設けることに工り１発生した割込に対
する割込処理の１３− 実行・保留を目動的に判別制御し、かつ割込処理の開始
及び終了時に割込優先瞳別レジスタの内容が自動的に退
避・復帰するため、優先度をもった多頁割込処理におい
て、優先度の低い割込に対する個別許可フラグを処理プ
ログラムの中で操作する必要がなく、シたがって緊急？
！−寮する割込に対する即時実行性にすぐれ、かつ本来
の制御目的のために１０ダラムエリア金有効に活用でき
る効果かわる。

【図面の簡単な説明】

図面は本発明の一実施例の多重割込処理装首倉示す図で
おる。 １１・・・・・・割込優先状態識別レジスタ、１２・・
・・・・スタックレジスタ、１３・・・・・・割込処理
制御回路。 １４　１＝１４−ｎ＝−−・ｋＮｌ）回路、ｌ　５．　
ｌ　６・−・−・インバータ、１７・・・・・・ｏｉｔ
回路、１８，１９，２０　。 ２１・・・・・・トランスファーケート。 １４−

Claims (1)

1. 【特許請求の範囲】 割込優先順位に基つき割込処理を実行する多重割込処理
   装置において、 割込処理実行に伴ない、プログラムアドレスの退避・復
   帰及び分岐アドレスの発生を行なう割込処理手段と、所
   定割込の優先順位に対応した優先度識別仙葡前記割込処
   理手段の指示により記憶する記憶手段と、前記割込処理
   手段の指示により、前記を先度識別値の退避及び前記目
   ピ憶手段への復ＮＩを制御する制御手段と、前記ＩＵ２
   憶手段の内容に基つき、割込処理実行の許可又は保留全
   制御する許可手段と？Ｉ−協え、 前記許可手数にエリｌｆｆ−可避れた割込に対する割込
   処理実行時に、前記記１手段の内容を退避すると共に当
   杉割込に対応した後先＊ｍｔ別値ｋ　ｆｆｌ　ｔｉｅ　
   ＠ｒ：噂手段に設矩し、当該割込処理終了時には、退避
   された優先度識別値【前記記憶手段に復帰せしめるよう
   にしたことｔ％徴とした多重割込処理装置。