JPS60201454A - 拡張仮想記憶制御方式 - Google Patents
拡張仮想記憶制御方式Info
- Publication number
- JPS60201454A JPS60201454A JP59057689A JP5768984A JPS60201454A JP S60201454 A JPS60201454 A JP S60201454A JP 59057689 A JP59057689 A JP 59057689A JP 5768984 A JP5768984 A JP 5768984A JP S60201454 A JPS60201454 A JP S60201454A
- Authority
- JP
- Japan
- Prior art keywords
- space
- segment table
- identifier
- virtual memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は拡張アドレッシング機構を有する仮想記憶制御
方式に係り、特に空間を切り換える時、管理テーブルの
先頭アドレスが、現時点の空間識別子と切り換えられる
空間の識別子の比較によって一意に変更される方式に関
する。
方式に係り、特に空間を切り換える時、管理テーブルの
先頭アドレスが、現時点の空間識別子と切り換えられる
空間の識別子の比較によって一意に変更される方式に関
する。
（２）従来技術と問題点
従来、拡張仮想記憶制御方式としては、ＳＶＳ方式、Ｍ
ＶＳ方式があった。前者は２４ビツトを３１ビツトに拡
張するもので、従来ソフトとの互換性がなくなる欠点が
あり、後者は空間を切り換える毎にＴＬＢの無効化が必
要であり、空間管理が複雑になるという欠点があった。
ＶＳ方式があった。前者は２４ビツトを３１ビツトに拡
張するもので、従来ソフトとの互換性がなくなる欠点が
あり、後者は空間を切り換える毎にＴＬＢの無効化が必
要であり、空間管理が複雑になるという欠点があった。
（３）発明の目的
本発明は、前記欠点に鑑みて、空間管理が簡単で互換性
の高い拡張仮想記憶制御方式を提供することを目的とす
る。
の高い拡張仮想記憶制御方式を提供することを目的とす
る。
（４）発明の構成
該目的は、拡張アドレッシング機構を備えた、仮想記憶
制御方式による情報処理システムにおいて、空間を切り
換える場合に管理テーブル（セグメントテーブル）の先
頭アドレスが現時点の空間識別子と、切り換えられる空
間の識別子との差に基づき変更されることを特徴とする
拡張仮想記憶制御方式により達成される。
制御方式による情報処理システムにおいて、空間を切り
換える場合に管理テーブル（セグメントテーブル）の先
頭アドレスが現時点の空間識別子と、切り換えられる空
間の識別子との差に基づき変更されることを特徴とする
拡張仮想記憶制御方式により達成される。
（５）発明の実施例
以下、図面を参照しつつ本発明の詳細な説明する。
図は本発明の一実施例を示すセグメントテーブルを示す
図である。
図である。
図において、１はセグメントテーブル先頭アドレス、２
は空間識別子、３はセグメントテーブルである。
は空間識別子、３はセグメントテーブルである。
例えば第１図において１空間は１６ＭＢの仮想空間とし
、それがＮ関連なるものである。各空間は、周知のよう
に、セグメントテーブル３と図示しないページテーブル
とにより、規定され仮想空間として管理される。
、それがＮ関連なるものである。各空間は、周知のよう
に、セグメントテーブル３と図示しないページテーブル
とにより、規定され仮想空間として管理される。
この、セグメントテーブル先頭アドレス１は、例えば制
御レジスタ等で、−意に規定される。
御レジスタ等で、−意に規定される。
空間を切り換える手段としては、空間識別子２を同じく
、制御レジスタ等で規定し、この値を命令（コマンド）
により変更されることで行なう。
、制御レジスタ等で規定し、この値を命令（コマンド）
により変更されることで行なう。
この時、同時にセグメントテーブル先頭アドレス１を変
更すれば、空間は例えば空間Ｏがら空間１へ切り換えら
れる。
更すれば、空間は例えば空間Ｏがら空間１へ切り換えら
れる。
本発明によれば、セグメントテーブル３はＳＶＳ方式的
にＮ空間分連続であり（図参照）、１つのセグメントテ
ーブルは２５６エントリと定まっているために、このテ
ーブルは通常２５６Ｘ４ （一つのセグメントテーブル
エントリのバイト数）−１，０２４バイトで規定されて
いる。
にＮ空間分連続であり（図参照）、１つのセグメントテ
ーブルは２５６エントリと定まっているために、このテ
ーブルは通常２５６Ｘ４ （一つのセグメントテーブル
エントリのバイト数）−１，０２４バイトで規定されて
いる。
即ち、例えば現在のセグメントテーブル先頭アドレス１
が、Ａ番地であり空間識別子２がａであったとする。切
り換えたい空間が、ｂであるとすると、次の空間すのセ
グメント先頭アドレスＢは、−意にまり Ｂ＝Ａ＋ （ｂ−ａ） Ｘｉ、０２４ （番地）となり
、セグメント先頭アドレス１はＢと変更さる。もちろん
、空間識別子２がａ−＋ ｌ）となるのは ・いうまで
もない。
が、Ａ番地であり空間識別子２がａであったとする。切
り換えたい空間が、ｂであるとすると、次の空間すのセ
グメント先頭アドレスＢは、−意にまり Ｂ＝Ａ＋ （ｂ−ａ） Ｘｉ、０２４ （番地）となり
、セグメント先頭アドレス１はＢと変更さる。もちろん
、空間識別子２がａ−＋ ｌ）となるのは ・いうまで
もない。
（６）発明の詳細
な説明した様に、本発明によれば空間を切り換える命令
でのみ、空間が切り換えられず、また切り換えられたあ
とのセグメントテーブル先頭アドレスも変更されるので
、アプリケーションのプログラムは、従来の１６Ｍ空間
で動作可能のものであれば変更する必要はない。
でのみ、空間が切り換えられず、また切り換えられたあ
とのセグメントテーブル先頭アドレスも変更されるので
、アプリケーションのプログラムは、従来の１６Ｍ空間
で動作可能のものであれば変更する必要はない。
また、制御系プログラムへのインパクトも少なくてすみ
、単一仮想記憶制御方式（１６ＭＢ）との互換が十分で
ある。
、単一仮想記憶制御方式（１６ＭＢ）との互換が十分で
ある。
図は本発明の一実施例を示すセグメントテーブルを示す
図である。 記号の説明、■はセグメントテーブル先頭アドレス、２
は空間識別子、３はセグメントテーブル代理人 弁理士
検量 宏四Ｆ島
図である。 記号の説明、■はセグメントテーブル先頭アドレス、２
は空間識別子、３はセグメントテーブル代理人 弁理士
検量 宏四Ｆ島
Claims (1)
- 拡張アドレッシング機構を備えた、仮想記憶制御方式に
よる情報処理システムにおいて、空間を切り換える場合
に、管理テーブルの先頭アドレスが現時点の空間識別子
と、切り換えられる空間の識別子との差に基づき変更さ
れるごとを特徴とする拡張仮想記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057689A JPS60201454A (ja) | 1984-03-26 | 1984-03-26 | 拡張仮想記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057689A JPS60201454A (ja) | 1984-03-26 | 1984-03-26 | 拡張仮想記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201454A true JPS60201454A (ja) | 1985-10-11 |
Family
ID=13062910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057689A Pending JPS60201454A (ja) | 1984-03-26 | 1984-03-26 | 拡張仮想記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201454A (ja) |
-
1984
- 1984-03-26 JP JP59057689A patent/JPS60201454A/ja active Pending
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