JPS6020945Y2 - マルチチツプｌｓｉパツケ−ジ - Google Patents
マルチチツプｌｓｉパツケ−ジInfo
- Publication number
- JPS6020945Y2 JPS6020945Y2 JP13406579U JP13406579U JPS6020945Y2 JP S6020945 Y2 JPS6020945 Y2 JP S6020945Y2 JP 13406579 U JP13406579 U JP 13406579U JP 13406579 U JP13406579 U JP 13406579U JP S6020945 Y2 JPS6020945 Y2 JP S6020945Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- electrode
- lsi package
- substrate
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は多数のピン端子を有するマルチチップＬＳＩパ
ッケージに関する。
ッケージに関する。
従来、第１図に示すように、適当な方法で配線を行なっ
たセラミック基板１１に複数のＩＣチップ１６を実装し
てなるマルチチップＬＳＩパッケージにおいては、外部
に対する信号の入出力のために、基板１１の表面に植え
付けられた多数のピン端子１３が用いられる。
たセラミック基板１１に複数のＩＣチップ１６を実装し
てなるマルチチップＬＳＩパッケージにおいては、外部
に対する信号の入出力のために、基板１１の表面に植え
付けられた多数のピン端子１３が用いられる。
ピン端子１３の植え付けは、基板１１に孔をあけ、この
孔にピン端子１３を立てることにより行なわれている。
孔にピン端子１３を立てることにより行なわれている。
このため、ピンとピンとの間隔寸法、すなわち、ピンピ
ッチ寸法の精度は、基板の孔ピツチ寸法精度に依存する
。
ッチ寸法の精度は、基板の孔ピツチ寸法精度に依存する
。
セラミック基板のように焼成を必要とする材料を基板と
して用いる場合には、加工の容易さから、生テープまた
は粉末成形の段階で孔あけを行なったあとに焼成するの
で、焼成時のセラミックの焼き縮み誤差により孔ピツチ
寸法に狂いを生じ易い。
して用いる場合には、加工の容易さから、生テープまた
は粉末成形の段階で孔あけを行なったあとに焼成するの
で、焼成時のセラミックの焼き縮み誤差により孔ピツチ
寸法に狂いを生じ易い。
特に、マルチチップＬＳＩパッケージのように基板寸法
が大きくかつ多数の入出力ピンを取り出す場合、全ての
ピンに対して高精度のビンピッチ寸法を得ることは難し
く、プリント板またはコネクタへの実装が困難になると
いう欠点がある。
が大きくかつ多数の入出力ピンを取り出す場合、全ての
ピンに対して高精度のビンピッチ寸法を得ることは難し
く、プリント板またはコネクタへの実装が困難になると
いう欠点がある。
本考案の目的は上記欠点を除去したマルチチップ６■パ
ツケージを提供することにある。
ツケージを提供することにある。
本考案のＬＳＩパッケージは、複数のＩＣチップと、前
記ＩＣチップを実装する実装基板と、電極を介して前記
実装基板上に固定されかつ信号入出力用の複数のピン端
子を有するそれぞれが分離独立した複数の端子部とから
構成されている。
記ＩＣチップを実装する実装基板と、電極を介して前記
実装基板上に固定されかつ信号入出力用の複数のピン端
子を有するそれぞれが分離独立した複数の端子部とから
構成されている。
次に本考案について図面を参照して詳細に説明する。
第２ａ図から第２ｃ図は本考案の一実施例を示す図であ
る。
る。
第２ａ図は多数のピン端子２３を有する複数の端子部２
２を実装基板２１上に実装した状態を示す斜視図、第２
ｂ図は端子部２２と実装基板２１との接合部の拡大断面
図および第２ｃ図は端子部２２の拡大図である。
２を実装基板２１上に実装した状態を示す斜視図、第２
ｂ図は端子部２２と実装基板２１との接合部の拡大断面
図および第２ｃ図は端子部２２の拡大図である。
第２ｂ図において、端子部２２と実装基板２１とは、端
子部２２に設けられた電極２５と実装基板２１に設けら
れた電極２４とを介して接続されている。
子部２２に設けられた電極２５と実装基板２１に設けら
れた電極２４とを介して接続されている。
また、参照数字２１はＩＣチップを示している。
第２ａ図および第２ｂ図で明らかなように、端子部２２
は各々独立しており、端子部電極２５は基板電極２４を
逸脱しない範囲で移動、取付が可能なため基板２１上で
の端子部相互の位置合せが容易である。
は各々独立しており、端子部電極２５は基板電極２４を
逸脱しない範囲で移動、取付が可能なため基板２１上で
の端子部相互の位置合せが容易である。
さらに、ピン端子２３のピッチ寸法精度は端子部２２内
だけで独立して考えることができる。
だけで独立して考えることができる。
この場合、端子部２２の大きさは基板２１に比べて十分
中さいのでピンピッチ寸法精度は十分高い値が得られる
。
中さいのでピンピッチ寸法精度は十分高い値が得られる
。
したがって、基板全体としてのピンピッチ寸法精度は端
子部を取り付ける治具の精度さえ高めれば、はぼ端子部
内のピンピッチ寸法精度に近い値が得られ、プリント基
板またはコネクタへの実装が容易となる。
子部を取り付ける治具の精度さえ高めれば、はぼ端子部
内のピンピッチ寸法精度に近い値が得られ、プリント基
板またはコネクタへの実装が容易となる。
第２ｃ図は端子部２２の拡大図であり、ピン端子２３と
端子部電極２５との接続の一例を示す。
端子部電極２５との接続の一例を示す。
ピン端子２３と端子部電極２５とは回路パターン２７を
介して電気的に接続されている。
介して電気的に接続されている。
この例の場合、回路パターン２７と端子部電極２５とは
、セラミックにパターンを印刷、焼成することによって
作られており、また、端子部電極２５にはメッキを施す
ことによって基板２１との接続を容易にしている。
、セラミックにパターンを印刷、焼成することによって
作られており、また、端子部電極２５にはメッキを施す
ことによって基板２１との接続を容易にしている。
なお、基板への取付は、端子部電極２５と基板電極２４
とをハンダ付または導電性接着材で接着することにより
行なわれる。
とをハンダ付または導電性接着材で接着することにより
行なわれる。
第３図は本考案の他の実施例を示す斜視図である。
本実施例では、端子部３２とＩＣチップ３６とが基板３
１の同一面上に実装されており、両者の接続は端子部３
２に予め固着した電極リード３８により行なうようにし
たものである。
１の同一面上に実装されており、両者の接続は端子部３
２に予め固着した電極リード３８により行なうようにし
たものである。
参照数字３３はピン端子である。
なお、本考案は端子部の実装位置には何ら制限されるも
のではない。
のではない。
また、端子部の形状および構造さらに基板への固着方法
についても同様である。
についても同様である。
以上、本考案には、ビンピッチ精度が高いため基板また
はコネクタへの実装を容易にできるという効果がある。
はコネクタへの実装を容易にできるという効果がある。
第１図は従来のＬＳＩパッケージの例を示す斜視図およ
び第２ａ図から第２ｃ図と第３図は本考案の実施例を示
す図である。 図において、１１．２１．３１・・・・・・実装基板、
２２．３２・・・・・・端子部、１３．２３．３３・・
・・・ゼン端子、２４・・・・・・基板電極、２５・・
・・・・端子部電極、１６，２６，３６・・・・・・Ｉ
Ｃチップ、２７・・・・・・回路パターン、３８・・・
・・・電極リード。
び第２ａ図から第２ｃ図と第３図は本考案の実施例を示
す図である。 図において、１１．２１．３１・・・・・・実装基板、
２２．３２・・・・・・端子部、１３．２３．３３・・
・・・ゼン端子、２４・・・・・・基板電極、２５・・
・・・・端子部電極、１６，２６，３６・・・・・・Ｉ
Ｃチップ、２７・・・・・・回路パターン、３８・・・
・・・電極リード。
Claims (1)
- 複数のＩＣチップと、前記ＩＣチップを実装する実装基
板と、電極を介して前記実装基板上に固定されかつ信号
入出力用の複数のピン端子を有するそれぞれが分離独立
した複数の端子部とから構成されたことを特徴とするマ
ルチチップＬＳＩパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13406579U JPS6020945Y2 (ja) | 1979-09-28 | 1979-09-28 | マルチチツプｌｓｉパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13406579U JPS6020945Y2 (ja) | 1979-09-28 | 1979-09-28 | マルチチツプｌｓｉパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5653366U JPS5653366U (ja) | 1981-05-11 |
| JPS6020945Y2 true JPS6020945Y2 (ja) | 1985-06-22 |
Family
ID=29365638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13406579U Expired JPS6020945Y2 (ja) | 1979-09-28 | 1979-09-28 | マルチチツプｌｓｉパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020945Y2 (ja) |
-
1979
- 1979-09-28 JP JP13406579U patent/JPS6020945Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5653366U (ja) | 1981-05-11 |
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