JPH0240962A - 薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置の製造方法Info
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- JPH0240962A JPH0240962A JP19083788A JP19083788A JPH0240962A JP H0240962 A JPH0240962 A JP H0240962A JP 19083788 A JP19083788 A JP 19083788A JP 19083788 A JP19083788 A JP 19083788A JP H0240962 A JPH0240962 A JP H0240962A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ガラス等の基板上に複数個の薄膜トランジス
タから成る薄膜トランジスタ装置を製造する方法に関す
るものである。
タから成る薄膜トランジスタ装置を製造する方法に関す
るものである。
多くの薄膜トランジスタを含む大面積デバイスを製造す
るに際しては、ガラス等の基板上に多くの薄膜トランジ
スタを形成し、最後に基板を所定のサイズに切断して製
品化することが行われている。 第５図に、薄膜トランジスタの従来の製造方法を示す、
第５図において、１はガラス等の基板、２は薄膜トラン
ジスタ、３はパッド、４は基板切断線、８は配線、Ｇは
ゲート、Ｓはソース、Ｄはドレインである。 基板１上に、積層により薄膜トランジスタ２を形成する
と共に、それらの電極と連結している配線８およびパッ
ド３を形成する。しかる後、基板切断線４に沿うて基板
ｌを切断して、薄膜トランジスタ装置を取り出す。
るに際しては、ガラス等の基板上に多くの薄膜トランジ
スタを形成し、最後に基板を所定のサイズに切断して製
品化することが行われている。 第５図に、薄膜トランジスタの従来の製造方法を示す、
第５図において、１はガラス等の基板、２は薄膜トラン
ジスタ、３はパッド、４は基板切断線、８は配線、Ｇは
ゲート、Ｓはソース、Ｄはドレインである。 基板１上に、積層により薄膜トランジスタ２を形成する
と共に、それらの電極と連結している配線８およびパッ
ド３を形成する。しかる後、基板切断線４に沿うて基板
ｌを切断して、薄膜トランジスタ装置を取り出す。
（問題点）
しかしながら、前記した従来の薄膜トランジスタ装置の
製造方法では、製造の過程において発生する静電気によ
って、ゲートとドレインあるいはゲートとソース間の絶
縁が放電破壊されてしまうことがあるという問題点があ
った。 （問題点の説明） 第６図に、従来の薄膜トランジスタの積層断面図を示す
、第６図において、２は薄膜トランジスタ、８は配線、
９はゲート、１０は絶縁層、１１は半導体活性層、１２
はオーミックコンタクト層、１３はソース、１４はドレ
イン、１５は導体層である。ゲート９は、紙面に対して
垂直方向に長く延び、他の薄膜トランジスタのゲートに
も連なるように形成されている（第５図のＧ参照）。 ソース、ドレインおよびゲートの各電極は導体で出来て
いるが、それらの間には絶縁層１０が介在されている。 そのため、ゲートとソース、ゲートとドレイン間には、
静電容量が存在する。 第７図は、薄膜トランジスタの電極間に静電容量がある
ことを示す図である。Ｃ１は、ゲートＧとソースＳとの
間の静電容量、Ｃ２は、ゲートＧとドレインＤとの間の
静電容量を示している。 ところで、製造過程においては、薄膜トランジスタ２が
形成された基板１を、搬送ラインで搬送することが行わ
れるが、その際に所望しない静電気が付与されることが
ある。 静電気の付与は、例えば、成る搬送ラインから次の搬送
ラインに乗り移る時、搬送ラインに速度差がある時行わ
れる。速度差があると、どちらか一方の搬送ラインは基
板１に対してスリップすることになる。ということは、
基板ｌが搬送ラインにより摩擦されることにほかならず
、この摩擦により静電気が付与される。 第６図中の「＋」の印は、発生した静電気を示している
。静電気が一様に分布していれば、比較的問題はないが
、部分的に集中すると問題が生ずる。基板上には、種々
の形状で各種の層が形成されているため、部分的に集中
し勝ちである。 部分的に集中した結果、ゲートとドレイン間の電位差が
大となると、両者間の絶縁は放電破壊する。ゲートとソ
ース間についても、同様のことが言える。このような放
電破壊が起こると、もはや薄膜トランジスタとしての動
作はしなくなる。 本発明は、以上のような問題点を解決することを課題と
するものである。
製造方法では、製造の過程において発生する静電気によ
って、ゲートとドレインあるいはゲートとソース間の絶
縁が放電破壊されてしまうことがあるという問題点があ
った。 （問題点の説明） 第６図に、従来の薄膜トランジスタの積層断面図を示す
、第６図において、２は薄膜トランジスタ、８は配線、
９はゲート、１０は絶縁層、１１は半導体活性層、１２
はオーミックコンタクト層、１３はソース、１４はドレ
イン、１５は導体層である。ゲート９は、紙面に対して
垂直方向に長く延び、他の薄膜トランジスタのゲートに
も連なるように形成されている（第５図のＧ参照）。 ソース、ドレインおよびゲートの各電極は導体で出来て
いるが、それらの間には絶縁層１０が介在されている。 そのため、ゲートとソース、ゲートとドレイン間には、
静電容量が存在する。 第７図は、薄膜トランジスタの電極間に静電容量がある
ことを示す図である。Ｃ１は、ゲートＧとソースＳとの
間の静電容量、Ｃ２は、ゲートＧとドレインＤとの間の
静電容量を示している。 ところで、製造過程においては、薄膜トランジスタ２が
形成された基板１を、搬送ラインで搬送することが行わ
れるが、その際に所望しない静電気が付与されることが
ある。 静電気の付与は、例えば、成る搬送ラインから次の搬送
ラインに乗り移る時、搬送ラインに速度差がある時行わ
れる。速度差があると、どちらか一方の搬送ラインは基
板１に対してスリップすることになる。ということは、
基板ｌが搬送ラインにより摩擦されることにほかならず
、この摩擦により静電気が付与される。 第６図中の「＋」の印は、発生した静電気を示している
。静電気が一様に分布していれば、比較的問題はないが
、部分的に集中すると問題が生ずる。基板上には、種々
の形状で各種の層が形成されているため、部分的に集中
し勝ちである。 部分的に集中した結果、ゲートとドレイン間の電位差が
大となると、両者間の絶縁は放電破壊する。ゲートとソ
ース間についても、同様のことが言える。このような放
電破壊が起こると、もはや薄膜トランジスタとしての動
作はしなくなる。 本発明は、以上のような問題点を解決することを課題と
するものである。
前記問題点を解決するため、本発明の薄膜トランジスタ
の製造方法では、薄膜トランジスタと、ガード用導体と
、前記薄膜トランジスタと前記ガード用導体とを接続す
る連結線とを基板上に形成し、該ガード用導体は該薄膜
トランジスタの電極間容量が形成される前の段階で形成
されるものであり、その後前記基板と共に前記連結線を
切断して、前記ガード用導体を前記薄膜トランジスタか
ら切り離すこととした。 間の容量が形成される前の段階に形成されるから、電極
が形成された時には、パッドを経て電極を全て短絡して
しまう作用を有する（但し、他のものとは非接続で使用
されるパッドを有している出力電極は除り）。 これにより、短絡されている電極間の絶縁は、製造過程
において静電気を帯びても、放電破壊されることはない
。 また、薄膜トランジスタの囲むように施されるガード用
導体は、その周辺に生じた静電気がガード用導体の内部
に侵入するのを防ぐ作用を有する。 これにより、たとえ、他のものとは非接続で使用される
パッドを有しているためガード用導体によって短絡され
ない出力電極があったとしても、その出力電極と他の電
極との電位差は、電極間の絶縁を放電破壊する程の大き
さとはならない。
の製造方法では、薄膜トランジスタと、ガード用導体と
、前記薄膜トランジスタと前記ガード用導体とを接続す
る連結線とを基板上に形成し、該ガード用導体は該薄膜
トランジスタの電極間容量が形成される前の段階で形成
されるものであり、その後前記基板と共に前記連結線を
切断して、前記ガード用導体を前記薄膜トランジスタか
ら切り離すこととした。 間の容量が形成される前の段階に形成されるから、電極
が形成された時には、パッドを経て電極を全て短絡して
しまう作用を有する（但し、他のものとは非接続で使用
されるパッドを有している出力電極は除り）。 これにより、短絡されている電極間の絶縁は、製造過程
において静電気を帯びても、放電破壊されることはない
。 また、薄膜トランジスタの囲むように施されるガード用
導体は、その周辺に生じた静電気がガード用導体の内部
に侵入するのを防ぐ作用を有する。 これにより、たとえ、他のものとは非接続で使用される
パッドを有しているためガード用導体によって短絡され
ない出力電極があったとしても、その出力電極と他の電
極との電位差は、電極間の絶縁を放電破壊する程の大き
さとはならない。
ガード用導体と連結線とは、薄膜トランジスタのゲート
とソース間、あるいはゲートとドレイン
とソース間、あるいはゲートとドレイン
以下、本発明の実施例を図面に基づいて詳細に説明する
。 〔第１の実施例〕 第１図に、本発明の第１の実施例を示す、符号は、第５
図のものに対応している。そして、５はガード用導体、
６は連結線である。 ガード用導体５は、基板切断線４の周囲に施される導体
層であり、連結線６は、パッド３とガード用導体５とを
連結する導体層である。これらにより、全てのパッド３
は短絡され、同電位とされる。 第４図に、本発明における薄膜トランジスタの積層断面
図を示す、符号は、第６図のものに対応している。第６
図と異なる点は、更にガード用導体５および連結線６が
設けられている点だけである。 ガード用導体５や連結線６は、基板ｌに最初に形成され
る層と同時に形成される。従って、電極（ゲート、ソー
ス、ドレイン）が形成され、それらとパッド３との間の
配線８が形成されると同時に各電極は同電位に保たれる
。その結果、以後の製造過程において静電気が発生した
としても、静電気が薄膜トランジスタ２の成る電極（例
えば、ドレイン）に集中して、他の電極（例えば、ゲー
ト）との電位差が大になるということがなくなる。 これにより、薄膜トランジスタ２の電極間の放電破壊が
防止される。 製造工程の最後の段階で、基板切断線４に沿って切断す
ることにより、連結線６の一部およびガード用導体５を
切り離す。 第３図に、薄膜トランジスタのパッド周辺の拡大図を示
す、連結線６は、その途中が基板切断線４に沿って切断
され、一部がパッド３とつながったまま残ることになる
。 しかし、パッド３はボンディングされたワイヤにより他
の回路素子と接続されるから、連結線６の一部が残って
も回路動作の上で何ら支障とはならない。 〔第２の実施例〕 薄膜トランジスタの使用目的によっては、パッドに連結
線６の一部がつながったまま残ってしまったのでは、予
定している動作をさせることが出来ないという場合があ
る。 例えば、プリンタ等においては、コロトロン（帯電器）
によって空中に浮遊する電荷が発生され、その流れを制
御することが必要とされる。その場合、電荷の流れの制
御を、薄膜トランジスタの出力電極（例えば、ソース）
に連なるパッドの電位を制御することによって行うもの
がある。即ち、パッドの電位を変化させると、パッド上
空の電界が変化し、これにより空中を浮遊する電荷の流
れが制御出来る。 そのような目的に使用される薄膜トランジスタの場合に
は、出力電極に連なるパッドの広さおよび形状は、その
上空を流れる電荷の制御に大きな影響を及ぼす、所望の
制御をさせるには、パッドの形状、広さは所定のもので
なければならない。 もし、このようなパッドも連結線を介してガード用導体
に接続されるようにしておくと、基板切断線で切断した
時に残る連結線６の一部（第３図参照）は、上記制御に
際してはパッドと同様に働く、つまり、パッドの形状、
広さが、実質的に変更されることに相当する。 ところが、基板切断線で切断した時に残る連結線６の一
部の形状、広さは、基板の切断の仕方つまり基板切断線
の位置によって種々に変化し、−定ではない、そのため
、結局、電荷の流れの制御が正確に行われなくなる。 このような用途に使用する薄膜トランジスタを製造する
場合には、第２図のようにする。 第２図に、本発明の第２の実施例を示す。符号は、第１
図に対応する。７は、薄膜トランジスタの出力電極のみ
に接続され他のものとは非接続で使用されるパッドであ
る。このようなパッド７では、パッド７に現れる電位が
、制御信号として用いられる。 パッド７は、ガード用導体５とは接続しない。 一方、他の電極に連なるパッド３は、ボンディングされ
たワイヤにより他の回路素子に接続されるから、第３図
のように連結線６の一部が残っていても動作に影響はな
い、従って、第１図の場合と同様、連結線６を経てガー
ド用導体５で互いに短絡される。 製造工程の最初の段階でこのような処置を施しておくと
、ゲートとドレイン間は連結線６．ガード用導体５を介
して短絡され同電位に保たれるから、たとえ静電気が発
生したとしてもゲート、ドレイン間に介在する絶縁層が
放電破壊されることはない。 ゲートと出力電極（ソース）とは短絡されてはいないか
ら、静電気が発生した場合、電位差が生ずることは有り
得る。しかし、ガード用導体５をＦＩＩ膜トランジスタ
２の群の周囲に施しているため、ガード用導体の内部に
侵入するのを防ぎ、電位差はゲートと出力電極間の絶縁
が放電破壊を起こす程に大とはならない。 以上のように、連結線６を接続できないようなパッド７
を有する薄膜トランジスタ２を製造する場合でも、電極
間の絶縁の放電破壊を防止することが出来る。
。 〔第１の実施例〕 第１図に、本発明の第１の実施例を示す、符号は、第５
図のものに対応している。そして、５はガード用導体、
６は連結線である。 ガード用導体５は、基板切断線４の周囲に施される導体
層であり、連結線６は、パッド３とガード用導体５とを
連結する導体層である。これらにより、全てのパッド３
は短絡され、同電位とされる。 第４図に、本発明における薄膜トランジスタの積層断面
図を示す、符号は、第６図のものに対応している。第６
図と異なる点は、更にガード用導体５および連結線６が
設けられている点だけである。 ガード用導体５や連結線６は、基板ｌに最初に形成され
る層と同時に形成される。従って、電極（ゲート、ソー
ス、ドレイン）が形成され、それらとパッド３との間の
配線８が形成されると同時に各電極は同電位に保たれる
。その結果、以後の製造過程において静電気が発生した
としても、静電気が薄膜トランジスタ２の成る電極（例
えば、ドレイン）に集中して、他の電極（例えば、ゲー
ト）との電位差が大になるということがなくなる。 これにより、薄膜トランジスタ２の電極間の放電破壊が
防止される。 製造工程の最後の段階で、基板切断線４に沿って切断す
ることにより、連結線６の一部およびガード用導体５を
切り離す。 第３図に、薄膜トランジスタのパッド周辺の拡大図を示
す、連結線６は、その途中が基板切断線４に沿って切断
され、一部がパッド３とつながったまま残ることになる
。 しかし、パッド３はボンディングされたワイヤにより他
の回路素子と接続されるから、連結線６の一部が残って
も回路動作の上で何ら支障とはならない。 〔第２の実施例〕 薄膜トランジスタの使用目的によっては、パッドに連結
線６の一部がつながったまま残ってしまったのでは、予
定している動作をさせることが出来ないという場合があ
る。 例えば、プリンタ等においては、コロトロン（帯電器）
によって空中に浮遊する電荷が発生され、その流れを制
御することが必要とされる。その場合、電荷の流れの制
御を、薄膜トランジスタの出力電極（例えば、ソース）
に連なるパッドの電位を制御することによって行うもの
がある。即ち、パッドの電位を変化させると、パッド上
空の電界が変化し、これにより空中を浮遊する電荷の流
れが制御出来る。 そのような目的に使用される薄膜トランジスタの場合に
は、出力電極に連なるパッドの広さおよび形状は、その
上空を流れる電荷の制御に大きな影響を及ぼす、所望の
制御をさせるには、パッドの形状、広さは所定のもので
なければならない。 もし、このようなパッドも連結線を介してガード用導体
に接続されるようにしておくと、基板切断線で切断した
時に残る連結線６の一部（第３図参照）は、上記制御に
際してはパッドと同様に働く、つまり、パッドの形状、
広さが、実質的に変更されることに相当する。 ところが、基板切断線で切断した時に残る連結線６の一
部の形状、広さは、基板の切断の仕方つまり基板切断線
の位置によって種々に変化し、−定ではない、そのため
、結局、電荷の流れの制御が正確に行われなくなる。 このような用途に使用する薄膜トランジスタを製造する
場合には、第２図のようにする。 第２図に、本発明の第２の実施例を示す。符号は、第１
図に対応する。７は、薄膜トランジスタの出力電極のみ
に接続され他のものとは非接続で使用されるパッドであ
る。このようなパッド７では、パッド７に現れる電位が
、制御信号として用いられる。 パッド７は、ガード用導体５とは接続しない。 一方、他の電極に連なるパッド３は、ボンディングされ
たワイヤにより他の回路素子に接続されるから、第３図
のように連結線６の一部が残っていても動作に影響はな
い、従って、第１図の場合と同様、連結線６を経てガー
ド用導体５で互いに短絡される。 製造工程の最初の段階でこのような処置を施しておくと
、ゲートとドレイン間は連結線６．ガード用導体５を介
して短絡され同電位に保たれるから、たとえ静電気が発
生したとしてもゲート、ドレイン間に介在する絶縁層が
放電破壊されることはない。 ゲートと出力電極（ソース）とは短絡されてはいないか
ら、静電気が発生した場合、電位差が生ずることは有り
得る。しかし、ガード用導体５をＦＩＩ膜トランジスタ
２の群の周囲に施しているため、ガード用導体の内部に
侵入するのを防ぎ、電位差はゲートと出力電極間の絶縁
が放電破壊を起こす程に大とはならない。 以上のように、連結線６を接続できないようなパッド７
を有する薄膜トランジスタ２を製造する場合でも、電極
間の絶縁の放電破壊を防止することが出来る。
以上述べた如く、本発明によれば、薄膜トランジスタの
製造過程において、ゲート、ソース間あるいはゲート、
ドレイン間の絶縁が、静電気によって放電破壊される可
能性を少なくすることができる。
製造過程において、ゲート、ソース間あるいはゲート、
ドレイン間の絶縁が、静電気によって放電破壊される可
能性を少なくすることができる。
第１図・・・本発明の第１の実施例を示す図第２図・・
・本発明の第２の実施例を示す口笛３図・・・薄膜トラ
ンジスタのパッド周辺の拡大図第４図・・・本発明にお
ける薄膜トランジスタの積層断面図 第５図・・・薄膜トランジスタの従来の製造方法を示す
図 第６図・・・従来の１膜トランジスタの積層断面図第７
図・・・薄膜トランジスタの電極間に静電容量があるこ
とを示す図 図において、ｌは基板、２は薄膜トランジスタ、３はパ
ッド、４は基板切断線、５はガード用導体、６は連結線
、７はパッド、８は配線、９はゲート、１０は絶縁層、
１１は半導体活性層、１２はオーミックコンタクト層、
１３はソース、１４はドレイン、１５は導体層である。
・本発明の第２の実施例を示す口笛３図・・・薄膜トラ
ンジスタのパッド周辺の拡大図第４図・・・本発明にお
ける薄膜トランジスタの積層断面図 第５図・・・薄膜トランジスタの従来の製造方法を示す
図 第６図・・・従来の１膜トランジスタの積層断面図第７
図・・・薄膜トランジスタの電極間に静電容量があるこ
とを示す図 図において、ｌは基板、２は薄膜トランジスタ、３はパ
ッド、４は基板切断線、５はガード用導体、６は連結線
、７はパッド、８は配線、９はゲート、１０は絶縁層、
１１は半導体活性層、１２はオーミックコンタクト層、
１３はソース、１４はドレイン、１５は導体層である。
Claims (1)
- 薄膜トランジスタと、ガード用導体と、前記薄膜トラン
ジスタと前記ガード用導体とを接続する連結線とを基板
上に形成し、該ガード用導体は該薄膜トランジスタの電
極間容量が形成される前の段階で形成されるものであり
、その後前記基板と共に前記連結線を切断して、前記ガ
ード用導体を前記薄膜トランジスタから切り離すことを
特徴とする薄膜トランジスタ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19083788A JPH0240962A (ja) | 1988-07-30 | 1988-07-30 | 薄膜トランジスタ装置の製造方法 |
| US07/762,631 US5219771A (en) | 1988-07-30 | 1991-09-18 | Method of producing a thin film transistor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19083788A JPH0240962A (ja) | 1988-07-30 | 1988-07-30 | 薄膜トランジスタ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240962A true JPH0240962A (ja) | 1990-02-09 |
Family
ID=16264590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19083788A Pending JPH0240962A (ja) | 1988-07-30 | 1988-07-30 | 薄膜トランジスタ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121954A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 電位検出回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105356A (ja) * | 1982-12-07 | 1984-06-18 | Seiko Epson Corp | マトリツクスアレ−の製造方法 |
| JPS59116573A (ja) * | 1982-12-24 | 1984-07-05 | Nec Corp | 積算時間計 |
| JPS60211982A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 薄膜トランジスタ |
-
1988
- 1988-07-30 JP JP19083788A patent/JPH0240962A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105356A (ja) * | 1982-12-07 | 1984-06-18 | Seiko Epson Corp | マトリツクスアレ−の製造方法 |
| JPS59116573A (ja) * | 1982-12-24 | 1984-07-05 | Nec Corp | 積算時間計 |
| JPS60211982A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 薄膜トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121954A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 電位検出回路 |
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