JPS60214533A - 半導体基板へのバイアホ−ルの形成方法 - Google Patents

半導体基板へのバイアホ−ルの形成方法

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Publication number
JPS60214533A
JPS60214533A JP59071198A JP7119884A JPS60214533A JP S60214533 A JPS60214533 A JP S60214533A JP 59071198 A JP59071198 A JP 59071198A JP 7119884 A JP7119884 A JP 7119884A JP S60214533 A JPS60214533 A JP S60214533A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
hole
holes
forming
formation
Prior art date
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Pending
Application number
JP59071198A
Other languages
English (en)
Inventor
Takashi Matsuoka
敬 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS60214533A publication Critical patent/JPS60214533A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体集積回路装置（ＩＣ）などの製造過程
における半導体基板へのバイアホールの形成方法の改良
に関するものである。
〔従来技術〕
第１図は従来方法によるバイアホールの形成状況を示す
断面図で、（１）はヒ化ガリウムなどからなる半導体基
板、（２）はその表面から穿設し九表穴、（３）は基板
（１）の裏面からすべての表穴（２）に共通に連通ずる
ように形成された大きな裏穴である。
以上のように、従来の方法では、半導体基板（１）の表
面からこれを貫通しないように複数個の表穴（２）を穿
設した後、裏面からすべての表穴（２）Ｋ共通に連通ず
る大きな裏穴（３）を形成していた。
ところが、この大きな裏穴（３）をエツチングで形成す
るのであるが、大きな穴であるので、エツチングの進行
が均一に進行せず、いずれかの表穴（２）との連通が先
行してしまうと、その部分のエツチングの進行を抑制す
るためにレジストによる穴埋めなどの工程を必要とし、
作業の標準化が困難で、作業能率が悪く、更に各穴の寸
法精度も不安定になるなどの欠点があった。
〔発明の概要〕
この発明は以上のような点に鑑みてなされたもので、裏
穴の寸法を小さくシ、個々の表穴にそれぞれ対応して独
立の裏穴を形成連、通させるようにしてエツチングの進
行を一様ならしめ余分の作業をなくシ、作業の標準化に
よる能率の高いバイアホールの形成方法を提供するもの
である。
〔発明の実施例〕
第２図はこの発明の一実施例によるバイアホールの形成
状況を示す断面図で、第１図と同一符号は同等部分を示
す。この実施例では、半導体基板（１）に従来と同様に
複数個の表穴（２）を穿設した後に、裏面から個々の表
穴（２）に対応して独立の裏穴（４）を形成して、それ
ぞれ表穴（２）と連通させる０このようにすれば、個々
の裏穴（４）は第１図の従来方法における裏穴（３）に
比して寸法が小さく、エツチングの進行は一様であ如各
穴の寸法精度は高く、更に、従来諜法におけるレジスト
による穴埋めのような余分な工程も不用で、作業の標準
化も容易で、作業能率も向上する。
なお、以上ヒ化ガリウム半導体基板の場合について説明
したが、リン化インジウムなどのその他の■−Ｖ族化合
物半導体、もしくはＩ−ＶＩ族化合物半導体更には一般
の半導体の基板の場合にもこの発明は適用できる。
〔発明の効果〕
以上説明したように、この発明の方法では半導体基板の
表面から複数の表穴を形成し、裏面から上記側々の表穴
に対応してそれぞれの上記表穴に連通ずる複数の裏穴を
形成するようにしたので、裏穴形成のエツチングは一様
に行われ、各穴の寸法精度は高くでき、更に、作業の標
準化が容易であるので作業能率も向上する。
【図面の簡単な説明】
第１図は従来方法によるバイアホールの形成状況を示す
断面図、第２図はこの発明の一実施例によるバイアホー
ルの形成状況を示す断面図である。 図において、（１）は半導体基板、（２）は表穴、（４
）は裏穴である。 なお、図中同一符号は同一または相当部分を示す０−

Claims (3)

    【特許請求の範囲】
  1. （１）　半導体基板の表主面から上記半導体基板を貫通
    することのない複数個の表穴を穿設する工程、及び上記
    半導体基板の裏型面から上記側々の表穴に対応してそれ
    ぞれの上記表穴と連通する複数個の裏穴を形成する工程
    を備えた半導体基板へのバイアホール形成方法。
  2. （２）半導体基板がＩ−Ｖ族化合物半導体からなること
    を特徴とする特許請求の範囲第１項記載の半導体基板へ
    のバイアホールの形成方法。
  3. （３）半導体基板がＩ−ＶＩ族化合物半導体からなるこ
    とを特徴とする特許請求の範囲第１項記載の半導体基板
    へのバイアホールの形成方法。
JP59071198A 1984-04-09 1984-04-09 半導体基板へのバイアホ−ルの形成方法 Pending JPS60214533A (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57114224A (en) * 1980-12-31 1982-07-16 Ibm Method of forming array of cavity in octahedron in silicon wafer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57114224A (en) * 1980-12-31 1982-07-16 Ibm Method of forming array of cavity in octahedron in silicon wafer

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