JPS60214561A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60214561A JPS60214561A JP59071656A JP7165684A JPS60214561A JP S60214561 A JPS60214561 A JP S60214561A JP 59071656 A JP59071656 A JP 59071656A JP 7165684 A JP7165684 A JP 7165684A JP S60214561 A JPS60214561 A JP S60214561A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- conductive path
- semiconductor integrated
- inverting amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路、特にＢＴＬ接続したアンプ回
路を内蔵する半導体集積回路の改良に関する。
路を内蔵する半導体集積回路の改良に関する。
（ロ）従来技術
半導体集積回路はその構造上高耐圧トランジスタを形成
するのが困難であり、アンプ回路を形成するにあたりＢ
ＴＬ接続による出力アップを図ることが良く用いられる
。
するのが困難であり、アンプ回路を形成するにあたりＢ
ＴＬ接続による出力アップを図ることが良く用いられる
。
一般的ＫＢＴＬ接続は以下に説明する出力分割型（第１
図）とＮＦフローティング型（第２図）とがある。出力
分割型のＢＴＬ接続は非反転アンプ（１）の入力端子Ｉ
Ｎに入力信号を印加し、帰還端子ＮＦをコンデンサを介
して接地し、出力端子ＯＵＴより出力信号を得ている。
図）とＮＦフローティング型（第２図）とがある。出力
分割型のＢＴＬ接続は非反転アンプ（１）の入力端子Ｉ
Ｎに入力信号を印加し、帰還端子ＮＦをコンデンサを介
して接地し、出力端子ＯＵＴより出力信号を得ている。
一方反転アンプ（２）の入力端子ＩＮを接地し、帰還端
子ＮＦには非反転アンプ（１）の出力信号を分割抵抗お
よびコンデンサを介して帰還させている。そして負荷Ｒ
Ｌは両アンプ（１１（２＋の出力端子間に接続されて２
倍の出力信号を得ている。
子ＮＦには非反転アンプ（１）の出力信号を分割抵抗お
よびコンデンサを介して帰還させている。そして負荷Ｒ
Ｌは両アンプ（１１（２＋の出力端子間に接続されて２
倍の出力信号を得ている。
ＮＦフローティング型のＢＴＬ接続は非反転アンプ（１
）の入力端子ＩＮに入力を印加し、反転アンプ（２）の
入力端子ＩＮを接地し、両アンプ（１１（２１の帰還端
子ＮＦをコンデンサと抵抗で接続し、両アンプ（１Ｍ２
＋の出力端子ＯＵＴ間に負荷ＲＬを接続している。
）の入力端子ＩＮに入力を印加し、反転アンプ（２）の
入力端子ＩＮを接地し、両アンプ（１１（２１の帰還端
子ＮＦをコンデンサと抵抗で接続し、両アンプ（１Ｍ２
＋の出力端子ＯＵＴ間に負荷ＲＬを接続している。
頂上したＢＴＬ接続をしたアンプ回路を組み込んだ半導
体集積回路に於いては、出力分割型のＢＴＬ接続では非
反転アンプ（１）の出力端子ＯＵＴから反転アンプ（２
）の帰還端子ＮＦまで反転アンプ（２）の入力信号を長
く延在した配線で接続する必要があり、またＮＦフロー
ティング型のＢ Ｔ Ｌ接続では両アンプ（１１１２＋
の帰還端子ＮＦに印加される帰還信号を長（延在した配
線で接続する心安があり、ともに反転アンプ（２）の入
力信号となり外部からの影響を受け易くこの入力信号が
不安定とｌ【るおそれがあった。特に単層配線の半導体
集積回路では入力信号の配線に隣接して接地′電位の配
線を設ける等してお互いの干渉を最大限抑制していた。
体集積回路に於いては、出力分割型のＢＴＬ接続では非
反転アンプ（１）の出力端子ＯＵＴから反転アンプ（２
）の帰還端子ＮＦまで反転アンプ（２）の入力信号を長
く延在した配線で接続する必要があり、またＮＦフロー
ティング型のＢ Ｔ Ｌ接続では両アンプ（１１１２＋
の帰還端子ＮＦに印加される帰還信号を長（延在した配
線で接続する心安があり、ともに反転アンプ（２）の入
力信号となり外部からの影響を受け易くこの入力信号が
不安定とｌ【るおそれがあった。特に単層配線の半導体
集積回路では入力信号の配線に隣接して接地′電位の配
線を設ける等してお互いの干渉を最大限抑制していた。
しかしこの場合でもボンディングワイヤ等の立体的な配
線には何ら有効ではなかった。
線には何ら有効ではなかった。
（ハ）発明の目的
本発明は頂点に鑑みてなされ、従来の欠点を大巾に改善
したシールド構造を有する配線をした半導体集積回路を
実現することを目的とする。
したシールド構造を有する配線をした半導体集積回路を
実現することを目的とする。
に）発明の構成
本発明に依れば、非反転アンプ回路と反転アンプ回路で
ＢＴＬ接続したアンプ回路を内蔵する半導体集積回路に
於いて、非反転アンプ回路の出力端子と反転アンプ回路
の負帰還端子あるいは非反転アンプ回路および反転アン
プ回路の負帰還端子同志を接続する導電路を第１層目の
電極層で形成し且つペレットの周辺を延在させ、該導電
路上に第２層目の電極層で形成したシールド電極で被覆
して構成されている。
ＢＴＬ接続したアンプ回路を内蔵する半導体集積回路に
於いて、非反転アンプ回路の出力端子と反転アンプ回路
の負帰還端子あるいは非反転アンプ回路および反転アン
プ回路の負帰還端子同志を接続する導電路を第１層目の
電極層で形成し且つペレットの周辺を延在させ、該導電
路上に第２層目の電極層で形成したシールド電極で被覆
して構成されている。
（刑 実施例
本発明の一実施例を第３図および第４図を参照して説明
する。
する。
第３図は本発明に依る半導体集積回路のチップ上面図を
示している。チップ中央には左右方向に電源ライン０１
）が延在され、チップを上下に第１領域Ｏｚおよび第２
領域ａ（９）とに２分している。上側の第１領域（１２
１には第１図および第２図で示した非反転アンプ（１）
を構成するトランジスタ、抵抗、コンデンサ等の回路素
子を形成し、下側の第２領域ａｊには同様に反転アンプ
回路（２）を形成している。ポンディングパッドα勾・
・・０４）は第１領域α２および第２領域０３の周辺に
適当な間隔で配置される。各ポンディングパッド０勢・
・・Ｑ４１は対応するリード０５）・・・α９とボンデ
ィングワイヤＣ１６）・・・＋１６１で接続され、リー
ド（１９・・・（１５１はコンデンサ等の外付部品が接
続されている。
示している。チップ中央には左右方向に電源ライン０１
）が延在され、チップを上下に第１領域Ｏｚおよび第２
領域ａ（９）とに２分している。上側の第１領域（１２
１には第１図および第２図で示した非反転アンプ（１）
を構成するトランジスタ、抵抗、コンデンサ等の回路素
子を形成し、下側の第２領域ａｊには同様に反転アンプ
回路（２）を形成している。ポンディングパッドα勾・
・・０４）は第１領域α２および第２領域０３の周辺に
適当な間隔で配置される。各ポンディングパッド０勢・
・・Ｑ４１は対応するリード０５）・・・α９とボンデ
ィングワイヤＣ１６）・・・＋１６１で接続され、リー
ド（１９・・・（１５１はコンデンサ等の外付部品が接
続されている。
なお第３図で用いた各記号は第１図および第２図のもの
と対応している。
と対応している。
本発明の特徴は非反転アンプ（１）の出力端子ＯＵＴか
ら反転アンプ（２）の帰還端子ＮＦへの導電路Ｏｎにあ
る。この導電路θ力は他回路との影響を最少限とするた
めに、チップの周端辺に沿ってポンディングパッド０４
）・・・０４）の外側に延在されている。そしてこの導
電路（１７１は第４図から明らかな様に半導体基板■上
の酸化膜ｃ！１）上に第１層目の電極として形成されて
いる。この導電路０Ｄの内側には並行して接地電位のア
ース電極（ｌＦ６を第１層目の電極として形成している
。導電路ａ７１およびアース電極（１８１を被覆するポ
リイミド等より成る層間絶縁膜（２２を設け、この層間
絶縁膜ｅ１２上には導電路αηを被覆する様にシールド
電極層を第２層目の電極として形成される。シールド電
極α９は層間絶縁膜■に設けたスルーホール（ハ）を介
してアース電極層と接触し、接地電位圧保持されている
。この結果導電路０７１はアース電極Ｑｌ１６およびシ
ールド電極０９によりチップの内側よりシールドされる
構造となるので、チップの内部回路からの外来ノイズか
らシールドされるのである。
ら反転アンプ（２）の帰還端子ＮＦへの導電路Ｏｎにあ
る。この導電路θ力は他回路との影響を最少限とするた
めに、チップの周端辺に沿ってポンディングパッド０４
）・・・０４）の外側に延在されている。そしてこの導
電路（１７１は第４図から明らかな様に半導体基板■上
の酸化膜ｃ！１）上に第１層目の電極として形成されて
いる。この導電路０Ｄの内側には並行して接地電位のア
ース電極（ｌＦ６を第１層目の電極として形成している
。導電路ａ７１およびアース電極（１８１を被覆するポ
リイミド等より成る層間絶縁膜（２２を設け、この層間
絶縁膜ｅ１２上には導電路αηを被覆する様にシールド
電極層を第２層目の電極として形成される。シールド電
極α９は層間絶縁膜■に設けたスルーホール（ハ）を介
してアース電極層と接触し、接地電位圧保持されている
。この結果導電路０７１はアース電極Ｑｌ１６およびシ
ールド電極０９によりチップの内側よりシールドされる
構造となるので、チップの内部回路からの外来ノイズか
らシールドされるのである。
第５図乃至第７図に本発明の他の実施例を示す。
第５図に示すシールド構造は導電路０７）上の層間絶縁
膜ｅ２上にシールド電極（１９を設け、シールド電極ａ
傷を接地電位に接続した最も簡単な構造のものである。
膜ｅ２上にシールド電極（１９を設け、シールド電極ａ
傷を接地電位に接続した最も簡単な構造のものである。
第６図に示すシールド構造は導電路ａ７）の両側に並行
にアース電極吐（１８１を設け、層間絶縁膜（２２１を
介してシールド電極０９を導電路α力を被覆する様に設
け、シールド電極錦をスルーホール（ハ）を介して両ア
ース電極ＱＦ６（１８）とコンタクトしている。このシ
ールド構造では半導体基板■上で導電路０ηをアース電
極帥およびシールド電極（Ｌ９）で完全にシールドでき
、チップの外側からのノイズにも有効である。
にアース電極吐（１８１を設け、層間絶縁膜（２２１を
介してシールド電極０９を導電路α力を被覆する様に設
け、シールド電極錦をスルーホール（ハ）を介して両ア
ース電極ＱＦ６（１８）とコンタクトしている。このシ
ールド構造では半導体基板■上で導電路０ηをアース電
極帥およびシールド電極（Ｌ９）で完全にシールドでき
、チップの外側からのノイズにも有効である。
第７図に示すシールド構造は導電路０ηの両側に並行に
アース電極０利印を設け、アース電極０８）Ｑ８は半導
体基板（２０）ｆｉ面の分離領域（２４）とコンタクト
し、層間絶縁膜（２２を介してシールド電極（Ｉ９１を
導電路（１７）を被覆する様に設け、シールド電極（Ｉ
慟をスルーホール０３）を介して両アース電極（１８１
（１８）とコンタクトしている。このシールド構造は第
６図のものに比べて基板００）内も分離領域０４）でシ
ールドできるので、最も完全なシールド構造が得られる
。
アース電極０利印を設け、アース電極０８）Ｑ８は半導
体基板（２０）ｆｉ面の分離領域（２４）とコンタクト
し、層間絶縁膜（２２を介してシールド電極（Ｉ９１を
導電路（１７）を被覆する様に設け、シールド電極（Ｉ
慟をスルーホール０３）を介して両アース電極（１８１
（１８）とコンタクトしている。このシールド構造は第
６図のものに比べて基板００）内も分離領域０４）でシ
ールドできるので、最も完全なシールド構造が得られる
。
（へ）発明の効果
ＢＴＬ接続したアンプ回路を内蔵する半導体集積回路に
於いて、反転アンプ（２）の入力信号又は帰還信号とな
る導電路０７）を多層配線構造を用いてシールドできる
ので、チップの内部回路からのノイズあるいは外部から
のノイズに対してその干渉をほぼ完全に抑制でき、反転
アンプ（２）の動作の安定性を確保できる。
於いて、反転アンプ（２）の入力信号又は帰還信号とな
る導電路０７）を多層配線構造を用いてシールドできる
ので、チップの内部回路からのノイズあるいは外部から
のノイズに対してその干渉をほぼ完全に抑制でき、反転
アンプ（２）の動作の安定性を確保できる。
また本発明に用いるシールド構造は立体的なものである
ので、ボンディングワイヤ等からの影響も防止できる。
ので、ボンディングワイヤ等からの影響も防止できる。
第１図および第２図は一般的なりＴＬ接続したアンプ回
路を説明する回路図、第３図は本発明の一実施例を説明
する上面図、第４図は第３図のＩＶ−■線断面図、第５
図乃至第７図は本発明に用いる他のシールド構造を説明
する断面図である。 主な図番の説明 Ｑ７）＋［電路、０訂まアース電極、α引まシールド電
極である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第４図 第６ｇ 第７図
路を説明する回路図、第３図は本発明の一実施例を説明
する上面図、第４図は第３図のＩＶ−■線断面図、第５
図乃至第７図は本発明に用いる他のシールド構造を説明
する断面図である。 主な図番の説明 Ｑ７）＋［電路、０訂まアース電極、α引まシールド電
極である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第４図 第６ｇ 第７図
Claims (1)
- 【特許請求の範囲】 （１）非反転アンプ回路と反転アンプ回路でＢＴＬ接続
したアンプ回路を内蔵する半導体集積回路に於いて、非
反転アンプ回路の出力端子と反転アンプ回路の負帰還端
子あるいは非反転アンプ回路および反転アンプ回路の負
帰還端子同志を接続する導電路を第１層目の電極層で形
成し且つペレットの周辺を延在させ、該導電路上に第２
層目の電極層で形成したシールド電極で被覆することを
特徴とする半導体集積回路。 （２、特許請求の範囲第１項記載の半導体集積回路に於
いて、前記導電路の内側にアース電極を第１層目の電極
層で形成し、前記シールド電極と前記アース電橿とを接
触することを特徴とする半導体集積回路。 （３）特許請求の範囲第１項記載の半導体集積回路に於
いて、前記導電路の両側にアース電極を第１層目の電極
層で形成し、前記シールド電極と前記アース電極とを接
触することを特徴とする半導体集積回路。 （４）特許請求の範囲第１項記載の半導体集積回路に於
いて、前記導電路の両側にアース電極を第１層目の電極
層で形成し且つアース電極を前記導電路下の半導体基板
表面に設けた分離領域と接触させ、前記シールド電極と
前記アース電極とを接触することを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071656A JPS60214561A (ja) | 1984-04-10 | 1984-04-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071656A JPS60214561A (ja) | 1984-04-10 | 1984-04-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214561A true JPS60214561A (ja) | 1985-10-26 |
Family
ID=13466866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071656A Pending JPS60214561A (ja) | 1984-04-10 | 1984-04-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214561A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202571A (ja) * | 1986-02-28 | 1987-09-07 | Canon Inc | 半導体装置 |
| JPS62202572A (ja) * | 1986-02-28 | 1987-09-07 | Canon Inc | 半導体装置 |
| JPS63268257A (ja) * | 1987-04-27 | 1988-11-04 | インターナシヨナル・ビジネス・マシーンズ・コーポレーション | シールド伝送線構造体の製造方法 |
| JPH0233432U (ja) * | 1988-08-24 | 1990-03-02 | ||
| US5345105A (en) * | 1992-02-03 | 1994-09-06 | Motorola, Inc. | Structure for shielding conductors |
-
1984
- 1984-04-10 JP JP59071656A patent/JPS60214561A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202571A (ja) * | 1986-02-28 | 1987-09-07 | Canon Inc | 半導体装置 |
| JPS62202572A (ja) * | 1986-02-28 | 1987-09-07 | Canon Inc | 半導体装置 |
| JPS63268257A (ja) * | 1987-04-27 | 1988-11-04 | インターナシヨナル・ビジネス・マシーンズ・コーポレーション | シールド伝送線構造体の製造方法 |
| JPH0233432U (ja) * | 1988-08-24 | 1990-03-02 | ||
| US5345105A (en) * | 1992-02-03 | 1994-09-06 | Motorola, Inc. | Structure for shielding conductors |
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