JPS6022360A - Ｃ・ｍｏｓ集積回路装置の製造方法 - Google Patents
Ｃ・ｍｏｓ集積回路装置の製造方法Info
- Publication number
- JPS6022360A JPS6022360A JP58130666A JP13066683A JPS6022360A JP S6022360 A JPS6022360 A JP S6022360A JP 58130666 A JP58130666 A JP 58130666A JP 13066683 A JP13066683 A JP 13066683A JP S6022360 A JPS6022360 A JP S6022360A
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- JP
- Japan
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- oxide film
- arsenic
- channel
- boron
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に、相補ＷＭＵ８集積回路装置
（以下、Ｃ−ＭＵＳ集ｙｔ回路装置という９お工びその
製造方法に関するものである０ＭＯ８集積回路素子寸法
を小さくする為の技術のひとつとして、イオン注入金用
いてソース、ドレイン領域を形成する方法が知られてい
る０通常、ソース、ドレイン領域をイオン注入で形成す
る場合、打込みエネルギー５０〜１５０ｋｅｖで５００
〜１０００Ａの酸化膜を介して不純物が基板に導入され
る０酸化膜を介してイオン注入を行う理由は、イオン注
入により基板の結晶！１１．全悪化させなめ為と、注入
後のアニールの際に不純物がアウトナイフニージョン（
（Ｊｕｔ ｄｔｆｆｕｓｔｏｎ） シａイ！ ’） ｌ
ｃｊ ；ｂ為テする。尚、前記目的を達成するには酸化
膜の膜さが少なくとも１００Ａ以上必要である。
（以下、Ｃ−ＭＵＳ集ｙｔ回路装置という９お工びその
製造方法に関するものである０ＭＯ８集積回路素子寸法
を小さくする為の技術のひとつとして、イオン注入金用
いてソース、ドレイン領域を形成する方法が知られてい
る０通常、ソース、ドレイン領域をイオン注入で形成す
る場合、打込みエネルギー５０〜１５０ｋｅｖで５００
〜１０００Ａの酸化膜を介して不純物が基板に導入され
る０酸化膜を介してイオン注入を行う理由は、イオン注
入により基板の結晶！１１．全悪化させなめ為と、注入
後のアニールの際に不純物がアウトナイフニージョン（
（Ｊｕｔ ｄｔｆｆｕｓｔｏｎ） シａイ！ ’） ｌ
ｃｊ ；ｂ為テする。尚、前記目的を達成するには酸化
膜の膜さが少なくとも１００Ａ以上必要である。
近年、領域形成深さ全史に浅くするため、打込みエネル
ギーが３９ｋｅｙ以下の低加速イオン注入が検討されて
いる。しかし、打込みエネルギーが３０ｋｅｙ以下の低
加速になると、イオンビームを集束させることが難かし
くなりビーム電流？大きくすることができない。従って
、表囲不純物り度が１０２０〜１０”ｆｉ−３のソース
、ドレイン領域を形成するためｒｃｌｏ”ｆｆ１−２以
上の高ドーズのイオン注入を行うと、注入時間が数分〜
数十分と極端に長くなり、スループットが非常に悪くな
る。−万、１５ｏ。
ギーが３９ｋｅｙ以下の低加速イオン注入が検討されて
いる。しかし、打込みエネルギーが３０ｋｅｙ以下の低
加速になると、イオンビームを集束させることが難かし
くなりビーム電流？大きくすることができない。従って
、表囲不純物り度が１０２０〜１０”ｆｉ−３のソース
、ドレイン領域を形成するためｒｃｌｏ”ｆｆ１−２以
上の高ドーズのイオン注入を行うと、注入時間が数分〜
数十分と極端に長くなり、スループットが非常に悪くな
る。−万、１５ｏ。
〜２０００Ａの厚い酸化膜を介して浅い拡散層を形成し
ようとすると、ヒ素やリンの不純物では打込みエネルギ
ー’ｔ ３００ｋｅｖ以上の高エネルギー心しなければ
ならない。この為注入時にウェハ一温度が上昇しデバイ
ス特注を悪化するほか、高圧、直流電源容量の制限から
ビーム電流も大きくすることができない。
ようとすると、ヒ素やリンの不純物では打込みエネルギ
ー’ｔ ３００ｋｅｖ以上の高エネルギー心しなければ
ならない。この為注入時にウェハ一温度が上昇しデバイ
ス特注を悪化するほか、高圧、直流電源容量の制限から
ビーム電流も大きくすることができない。
本発明の目的に、イオン注入法ＩＣより極めて浅いソー
ス、ドレイン拡散領域を容易かつ生産比良く形成可能と
するＣ−Ｍ（ＪＳ集積回路装置の製造方法を提供するこ
とにある。
ス、ドレイン拡散領域を容易かつ生産比良く形成可能と
するＣ−Ｍ（ＪＳ集積回路装置の製造方法を提供するこ
とにある。
本発明は、絶縁膜を介して不純物をイオン注入すること
ｒｃＬ９ソース、ドレイン領域を形成する際に、絶縁膜
の厚さがＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとで異ならせることを特徴とする。
ｒｃＬ９ソース、ドレイン領域を形成する際に、絶縁膜
の厚さがＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとで異ならせることを特徴とする。
次に、１圓（１９、本発明をより詳細に説明する０
第１図は本発明の一実施例／Ｃ工Ｖ形成さｈた構造を示
す図である。すなわち、ゲート多結晶シリコンパターユ
ング後ソース・ドレイン領域上の酸化膜４，５の厚さが
ＰチャンネルトランジスタＱ＋とＮチャンネルトランジ
スタＱ２で異なる。今、ＮチャンネルトランジスタＱ２
のソース・ドレイン拡散層９をヒ素、Ｐチャンネルトラ
ンジスタＱのソース・ドレイン拡散層８？ボロンのイオ
ン注入でそれぞれ形成するとする。ヒ素（グボロンと比
較して原子量が大きいため、打込みエネルギーが５０〜
１００ｋｅｖでも浅い妥合を作ることが可能である。例
えば、打込みエネルギーｋ ５（ｌｋｅｙとすると、ヒ
素の酸化膜中の投影飛程（Ｐｒｏｊｅｃｔｅｄ ｒａｎ
ｇｅ）の酸化膜５を形成し、該酸化膜５′ｆ！：介して
イオン注入すわば基板２と酸化膜５界面付近の非常に浅
い基板中に不純物を導入することができる。−万、ボロ
ンイオン注入九エク、ＰチャンネルトランジスタＱｌの
ソース・ドレイン拡散層８？形成する場合、同エネルギ
ーにおいて、ボロンの投影飛程はヒ累のそり、ｘｔ）も
大きくなる。例えば、打込みエネルギーが５０ｋｅｙの
とき、ボロンの投影飛程は膜８全介してボロンをイオン
注入すわば、前記ヒ素の例と同様基板ｌと酸化膜４界面
付近に不純物を導入することができる。
す図である。すなわち、ゲート多結晶シリコンパターユ
ング後ソース・ドレイン領域上の酸化膜４，５の厚さが
ＰチャンネルトランジスタＱ＋とＮチャンネルトランジ
スタＱ２で異なる。今、ＮチャンネルトランジスタＱ２
のソース・ドレイン拡散層９をヒ素、Ｐチャンネルトラ
ンジスタＱのソース・ドレイン拡散層８？ボロンのイオ
ン注入でそれぞれ形成するとする。ヒ素（グボロンと比
較して原子量が大きいため、打込みエネルギーが５０〜
１００ｋｅｖでも浅い妥合を作ることが可能である。例
えば、打込みエネルギーｋ ５（ｌｋｅｙとすると、ヒ
素の酸化膜中の投影飛程（Ｐｒｏｊｅｃｔｅｄ ｒａｎ
ｇｅ）の酸化膜５を形成し、該酸化膜５′ｆ！：介して
イオン注入すわば基板２と酸化膜５界面付近の非常に浅
い基板中に不純物を導入することができる。−万、ボロ
ンイオン注入九エク、ＰチャンネルトランジスタＱｌの
ソース・ドレイン拡散層８？形成する場合、同エネルギ
ーにおいて、ボロンの投影飛程はヒ累のそり、ｘｔ）も
大きくなる。例えば、打込みエネルギーが５０ｋｅｙの
とき、ボロンの投影飛程は膜８全介してボロンをイオン
注入すわば、前記ヒ素の例と同様基板ｌと酸化膜４界面
付近に不純物を導入することができる。
このように、ＮチャンネルトランジスタＱ２とＰチャン
ネルトランジスタＱｌのソース・ドレイン領域の酸化膜
厚が異なる構造により、イオン注入打込みエネルギー１
５０ｋｅｙ以下の低加速にしなくとも、基板中の極めて
浅い部分にソース・ドレイン拡散層全形成できる。また
低加速にする必要がないため、ビーム電流も多くとわ、
ドーズ量がｔｏ１５ｃｎｔ−２以上１ｃ、’ｊっても注
入時間を数十秒以内の短時間にすることができる。
ネルトランジスタＱｌのソース・ドレイン領域の酸化膜
厚が異なる構造により、イオン注入打込みエネルギー１
５０ｋｅｙ以下の低加速にしなくとも、基板中の極めて
浅い部分にソース・ドレイン拡散層全形成できる。また
低加速にする必要がないため、ビーム電流も多くとわ、
ドーズ量がｔｏ１５ｃｎｔ−２以上１ｃ、’ｊっても注
入時間を数十秒以内の短時間にすることができる。
第２図乃至第４図に本発明の一実施例全示し、第２図は
、基板ｌにＰウェル２？−形成してフィールド酸化膜６
を選択的に形成し、さらにゲート多結晶シリコン３？パ
ターニングした後の断面図である。次に、第３図に示す
ように、ソース・ドレイン領域［１（１００〜１５００
λの酸化膜４を形成し、しかる後ホトレジスト７等ケ用
いてヘチャンネルトランジスタ領域をマスクし、打込み
エネルギー５Ｑｋｅｖ、ドーズ１０〜ＩＯ（１ｍ−’７
Ｊボロンをイオン注入してＰ型拡散＃８ｔ−形成する０
仄ｒｃ第４図に示すように、前記ホトレジスト７を除去
した後、Ｐチャンネルトランジスタをホトレジスト７′
等を用いてマスクし、Ｎチャンネルトランジスタのソー
ス・ドレイン領域となる部分−ヒの酸化膜５を厚さ１（
１０〜３００Ａまでエツチングする。エツチング方法に
ウェット又はドライエツチングどちらの方法でも可能で
ある。次に、ヒ素を打込みエネルギー５Ｑｋｅｖドーズ
１Ｏ１ｓ−１０１６ｃｒｒＬ−２ｖｉｌ−イオン注入シ
テソース、ドレイン領域９全形成する。次に、ホトレジ
スト７を除去した後、層間膜、コンタクトホール、電極
等を形成する。
、基板ｌにＰウェル２？−形成してフィールド酸化膜６
を選択的に形成し、さらにゲート多結晶シリコン３？パ
ターニングした後の断面図である。次に、第３図に示す
ように、ソース・ドレイン領域［１（１００〜１５００
λの酸化膜４を形成し、しかる後ホトレジスト７等ケ用
いてヘチャンネルトランジスタ領域をマスクし、打込み
エネルギー５Ｑｋｅｖ、ドーズ１０〜ＩＯ（１ｍ−’７
Ｊボロンをイオン注入してＰ型拡散＃８ｔ−形成する０
仄ｒｃ第４図に示すように、前記ホトレジスト７を除去
した後、Ｐチャンネルトランジスタをホトレジスト７′
等を用いてマスクし、Ｎチャンネルトランジスタのソー
ス・ドレイン領域となる部分−ヒの酸化膜５を厚さ１（
１０〜３００Ａまでエツチングする。エツチング方法に
ウェット又はドライエツチングどちらの方法でも可能で
ある。次に、ヒ素を打込みエネルギー５Ｑｋｅｖドーズ
１Ｏ１ｓ−１０１６ｃｒｒＬ−２ｖｉｌ−イオン注入シ
テソース、ドレイン領域９全形成する。次に、ホトレジ
スト７を除去した後、層間膜、コンタクトホール、電極
等を形成する。
第２の実施例？第５〜第７１で説明する。第５図に示す
ように、ゲート多結晶シリコン３會パターニング後、ソ
ース・ドレイン領域上九膜厚１００〜３００Ａなる酸化
膜５全形収し、該酸化膜５上に第２の膜１０を５００〜
１０００ Ａ形成する。第２の膜ｌＯは熱窒化膜、ｅＶ
Ｄ膜、金属薄膜層等を用いることができる。次に第６図
に示すように、Ｎチャンネルトランジスタのソース・ド
レイン領域形成予定部をホトレジス１フ等全用いてマス
クし、Ｐチャンネルトランジスタのソース、ドレイン形
成予定領域にボロンをイオン注入しＰ型拡散層８を形［
ｉＥする。打込みエネルギーに、投影飛程が酸化膜と基
板との界面ＶＣ（るように選べばよい。次に、ホトレジ
スト７を除去した後、第２の膜ｌＯをエツチング除去す
る。エツチングに、ウェット又はドライエツチングどち
らの方法も可能であるが、酸化膜５と第２の膜ＩＯのエ
ツチングレート比ができるだけ大きいほうがエツチング
除去しやすく、エツチングレート比が大きくなる、よう
なエツチング条件又は第２の膜の材質を選ぶことが望ま
しい。次に第７図に示すように、Ｐチャンネルトランジ
スタをホトレジスト７′でマスクした後、Ｎチャンネル
トランジスタのソース・ドレイン形成予定領域にヒ素を
導入しｎ型拡散層９を形成するＯ 尚、前記２つの実施例でＨＰチャンネルトランジスタの
ソース・ドレイン拡散ＮＩヲ形成した後、Ｎチャンネル
トランジスタのソース・ドレインを形成しているが形成
順序を逆にすることも可能である。
ように、ゲート多結晶シリコン３會パターニング後、ソ
ース・ドレイン領域上九膜厚１００〜３００Ａなる酸化
膜５全形収し、該酸化膜５上に第２の膜１０を５００〜
１０００ Ａ形成する。第２の膜ｌＯは熱窒化膜、ｅＶ
Ｄ膜、金属薄膜層等を用いることができる。次に第６図
に示すように、Ｎチャンネルトランジスタのソース・ド
レイン領域形成予定部をホトレジス１フ等全用いてマス
クし、Ｐチャンネルトランジスタのソース、ドレイン形
成予定領域にボロンをイオン注入しＰ型拡散層８を形［
ｉＥする。打込みエネルギーに、投影飛程が酸化膜と基
板との界面ＶＣ（るように選べばよい。次に、ホトレジ
スト７を除去した後、第２の膜ｌＯをエツチング除去す
る。エツチングに、ウェット又はドライエツチングどち
らの方法も可能であるが、酸化膜５と第２の膜ＩＯのエ
ツチングレート比ができるだけ大きいほうがエツチング
除去しやすく、エツチングレート比が大きくなる、よう
なエツチング条件又は第２の膜の材質を選ぶことが望ま
しい。次に第７図に示すように、Ｐチャンネルトランジ
スタをホトレジスト７′でマスクした後、Ｎチャンネル
トランジスタのソース・ドレイン形成予定領域にヒ素を
導入しｎ型拡散層９を形成するＯ 尚、前記２つの実施例でＨＰチャンネルトランジスタの
ソース・ドレイン拡散ＮＩヲ形成した後、Ｎチャンネル
トランジスタのソース・ドレインを形成しているが形成
順序を逆にすることも可能である。
第１図に本発明の一実施例により形成された構造を示す
断面図である。第２図乃至第４図に本発明の一実施例を
説明するための断■図である。第５図乃至第７図に他の
実施例を説明するための断面図である。 ■−・・ｎ型半導体基板、２・・・Ｐウェル、３・・・
ゲート多結晶シリコン、４・・・０１００〜１５（ＩＯ
Ａの酸化膜、５・・・１００〜３００Ａの酸化膜、６・
・・フィールド酸化膜、７−・・レジスト等のイオン注
入マスク、８・・・Ｐ型拡散層、９・・・ｎ型拡散層、
ｌＯ・・・熱望化膜、（、：ＶＤ膜、金属薄膜等の第２
の膜 代理人 弁理士 円 原 晋（′二゛ 乃Ｉ閃 ／ Ｚ 方３関
断面図である。第２図乃至第４図に本発明の一実施例を
説明するための断■図である。第５図乃至第７図に他の
実施例を説明するための断面図である。 ■−・・ｎ型半導体基板、２・・・Ｐウェル、３・・・
ゲート多結晶シリコン、４・・・０１００〜１５（ＩＯ
Ａの酸化膜、５・・・１００〜３００Ａの酸化膜、６・
・・フィールド酸化膜、７−・・レジスト等のイオン注
入マスク、８・・・Ｐ型拡散層、９・・・ｎ型拡散層、
ｌＯ・・・熱望化膜、（、：ＶＤ膜、金属薄膜等の第２
の膜 代理人 弁理士 円 原 晋（′二゛ 乃Ｉ閃 ／ Ｚ 方３関
Claims (1)
- 半導体基板上ｘＰチャンネル型ＭＯ８トランジスタとＮ
チャンネルｆｉＭＯ８）ランジスタとを形成してなるｅ
−ＭＯ８集積回路装置の製造方法において、それぞれの
ＭＵ８トランジスタのソースおよびドレイン領域形成を
不純物のイオン注入により形成する際に、それぞれのＭ
Ｏ８トランジスタで膜厚の相異なる膜を介して相異なる
不純物をイオン注入すること全特徴とするＣ−ＭＵ８集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130666A JPS6022360A (ja) | 1983-07-18 | 1983-07-18 | Ｃ・ｍｏｓ集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130666A JPS6022360A (ja) | 1983-07-18 | 1983-07-18 | Ｃ・ｍｏｓ集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022360A true JPS6022360A (ja) | 1985-02-04 |
Family
ID=15039703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130666A Pending JPS6022360A (ja) | 1983-07-18 | 1983-07-18 | Ｃ・ｍｏｓ集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022360A (ja) |
-
1983
- 1983-07-18 JP JP58130666A patent/JPS6022360A/ja active Pending
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