JPS60224189A - 記憶回路 - Google Patents
記憶回路Info
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- JPS60224189A JPS60224189A JP59081347A JP8134784A JPS60224189A JP S60224189 A JPS60224189 A JP S60224189A JP 59081347 A JP59081347 A JP 59081347A JP 8134784 A JP8134784 A JP 8134784A JP S60224189 A JPS60224189 A JP S60224189A
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- Japan
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は記憶回路に関し、特に比較回路を内蔵するＲＡ
Ｍセルを含む記憶回路に関する。
Ｍセルを含む記憶回路に関する。
（従来技術）
最近の集積回路の進歩によってマイクロプロセッサにお
いても、従来は４ビツト、８ビツトが主流であったもの
が１６ビツト、３２ビツトのものへ移シ変わシつつある
。この様に大規模集積回路で作られるマイクロプロセッ
サの機能の一つとして連想メそりがある。連想メモリと
はマイクロプロセッサ内部の実アドレスとプログラム上
の論理アドレスを分離し、両者間はアドレス変換を行う
ことによってその対応をとる方式である。又、その特徴
はアドレス変換を高速化することによって論理アドレス
を大容量化することができることである。
いても、従来は４ビツト、８ビツトが主流であったもの
が１６ビツト、３２ビツトのものへ移シ変わシつつある
。この様に大規模集積回路で作られるマイクロプロセッ
サの機能の一つとして連想メそりがある。連想メモリと
はマイクロプロセッサ内部の実アドレスとプログラム上
の論理アドレスを分離し、両者間はアドレス変換を行う
ことによってその対応をとる方式である。又、その特徴
はアドレス変換を高速化することによって論理アドレス
を大容量化することができることである。
通常、この方式ではアドレス変換は２段階に分かれてい
る。第１段階としてアドレス変換が要求される可能性の
あるものが登録されているテープに表いかどうか論理ア
ドレスを比較する。テーブルにある場合にはこのテーブ
ルよシ実アドレスが得られる。テーブルにない場合、第
２段階として、全論理アドレスに対して実アドレスとの
対応を示すテーブルを参照することによって実アドレス
が得られる。このアドレス変換の第１段階の論理アドレ
スが既に用意されたテーブルにるるかどうかを比較する
ために、比較回路を内蔵するＲＡＭセルが使用される。
る。第１段階としてアドレス変換が要求される可能性の
あるものが登録されているテープに表いかどうか論理ア
ドレスを比較する。テーブルにある場合にはこのテーブ
ルよシ実アドレスが得られる。テーブルにない場合、第
２段階として、全論理アドレスに対して実アドレスとの
対応を示すテーブルを参照することによって実アドレス
が得られる。このアドレス変換の第１段階の論理アドレ
スが既に用意されたテーブルにるるかどうかを比較する
ために、比較回路を内蔵するＲＡＭセルが使用される。
第１図は従来の比較回路を有するＲＡＭセルの一例の回
路図である。
路図である。
第１図において、番号１は書込み用のトランスファゲー
ト、２は読出し用のトランスファゲルト、６．７はデー
タ保持用のインバータであシ、これらで論理アドレスを
記憶する通常のＲＡＭセルが構成される。８は排他的Ｏ
Ｒ／ＮＯＲ論理回路、９はある信号線Ｘをプルダウンす
るトランジスタで、８と９で比較回路を構成している。
ト、２は読出し用のトランスファゲルト、６．７はデー
タ保持用のインバータであシ、これらで論理アドレスを
記憶する通常のＲＡＭセルが構成される。８は排他的Ｏ
Ｒ／ＮＯＲ論理回路、９はある信号線Ｘをプルダウンす
るトランジスタで、８と９で比較回路を構成している。
デジット線Ａ、Ａよシ書込まれたデータはトランスファ
ゲート１，２を通してインバータ６．７によ多構成され
るスタティックラッチ回路に保持される。その後、デジ
ッ）＠Ａ 、 Ａよ多入力されたデータは排他的ＯＲ／
ＮＯＲ論理回路８によって排他的ＯＲ／ＮＯＲ論理（Ｏ
Ｒ／ＮＯＲの区別はデジット線に入力されたデータの位
相による）がとられ、その出力がトランジスタ５を通し
て信号線Ｘをプルダウンしている。デジット線Ａにデー
タの正相を、デジット線Ａにデータの逆相を入力し、信
号線Ｘをプリチャージすることによって、ＲＡＭセルに
保持されたデータとその後にデジット線に入力されたデ
ータが一致する場合には信号線１１＃が出力され、デー
タの比較を行うことができる。
ゲート１，２を通してインバータ６．７によ多構成され
るスタティックラッチ回路に保持される。その後、デジ
ッ）＠Ａ 、 Ａよ多入力されたデータは排他的ＯＲ／
ＮＯＲ論理回路８によって排他的ＯＲ／ＮＯＲ論理（Ｏ
Ｒ／ＮＯＲの区別はデジット線に入力されたデータの位
相による）がとられ、その出力がトランジスタ５を通し
て信号線Ｘをプルダウンしている。デジット線Ａにデー
タの正相を、デジット線Ａにデータの逆相を入力し、信
号線Ｘをプリチャージすることによって、ＲＡＭセルに
保持されたデータとその後にデジット線に入力されたデ
ータが一致する場合には信号線１１＃が出力され、デー
タの比較を行うことができる。
この性質を利用して連想メモリを作るのである。
第２図は従来の連想メモリの一例の回路図である。
連想メモリは、論理アドレス用ＲＡＭ１００と実アドレ
ス用ＲＡＭ２００の二つに分けられる。論理アドレス用
ＲＡＭ１００は、アドレス変換が期待される論理アドレ
スを保持し、アドレス変換が要求されているデータと保
持している論理アドレスとを比較するもので、ここに第
１図で説明したＲＡＭセルが使用される。実アドレス用
ＲＡＭ２００ａ、論理アドレス用ＲＡＭ１００に保持さ
れている論理アドレスに対応する実アドレスを保持する
。
ス用ＲＡＭ２００の二つに分けられる。論理アドレス用
ＲＡＭ１００は、アドレス変換が期待される論理アドレ
スを保持し、アドレス変換が要求されているデータと保
持している論理アドレスとを比較するもので、ここに第
１図で説明したＲＡＭセルが使用される。実アドレス用
ＲＡＭ２００ａ、論理アドレス用ＲＡＭ１００に保持さ
れている論理アドレスに対応する実アドレスを保持する
。
データの書込み時は、信号線Ｂ、Ｄ１．Ｈが１１１にな
ム信号線Ａ、によ多入力された論理アドレスとそれに対
応する実アドレスが各々のＲＡＭ部に保持される。比較
時には信号＃Ｃ，ＩがＷ、Ｉになシ信号線Ｒよシ比較さ
れるべき論理アドレスが入力され、保持されている論理
アドレスと比較される。そして全ピットのデータが一致
したときにのみ信号線Ｘが１１”になシ、一致した論理
アトされる。この様な連想メモリを実際の集積回路にす
るためにレイアウトするとき、論理アドレスを記憶する
ＲＡＭセル（番号ＬＺＩから成る）が比較回路（番号へ
８から成る）を含むため極めて大きくなシ、実アドレス
を記憶するＲＡＭセル（番号２３２４２Ｑ ３０から成
る）の約２〜３倍の面積を必要とし、論理アドレス用Ｒ
ＡＭのワード線（Ｄ１〜Ｄ４．Ｘ）と実アドレス用ＲＡ
Ｍのワード線とのマツチングが良くないという欠点を生
ずる。
ム信号線Ａ、によ多入力された論理アドレスとそれに対
応する実アドレスが各々のＲＡＭ部に保持される。比較
時には信号＃Ｃ，ＩがＷ、Ｉになシ信号線Ｒよシ比較さ
れるべき論理アドレスが入力され、保持されている論理
アドレスと比較される。そして全ピットのデータが一致
したときにのみ信号線Ｘが１１”になシ、一致した論理
アトされる。この様な連想メモリを実際の集積回路にす
るためにレイアウトするとき、論理アドレスを記憶する
ＲＡＭセル（番号ＬＺＩから成る）が比較回路（番号へ
８から成る）を含むため極めて大きくなシ、実アドレス
を記憶するＲＡＭセル（番号２３２４２Ｑ ３０から成
る）の約２〜３倍の面積を必要とし、論理アドレス用Ｒ
ＡＭのワード線（Ｄ１〜Ｄ４．Ｘ）と実アドレス用ＲＡ
Ｍのワード線とのマツチングが良くないという欠点を生
ずる。
（発明の目的）
本発明の目的は、上記欠点を除去し、ＲＡＭセルにダイ
ナミック保持回路と比較回路の素子数を低減してチップ
面積を縮少し、かつ連想メモリに使用したとき論理アド
レス用ＲＡＭのワード線と実アドレス用ＲＡＭのワード
線とのマツチングも良くすることのできる記憶回路を提
供することにある。
ナミック保持回路と比較回路の素子数を低減してチップ
面積を縮少し、かつ連想メモリに使用したとき論理アド
レス用ＲＡＭのワード線と実アドレス用ＲＡＭのワード
線とのマツチングも良くすることのできる記憶回路を提
供することにある。
（発明の構成）
本発明の記憶回路は、書込み用の第１のトランスフッ／
ｌ”−） Ｊ−控！１のトランスフチゲートのドレイン
に入力端が接続して入力ゲートにデータを保持するイン
バータと該インバータの出力端に接続する読出し用の第
２のトランスファゲートとから成るダイナミック保持Ｒ
ＡＭセルと、ソースが書込み用デジット線に接続しゲー
トが前記インバータの入力端に接続する第３のトランス
ファゲートとソースが読出し用のデジット線に接続しド
レインが前記第３のトランスファゲートのドレインに接
続しゲートが前記インバータの出力端に接続する第４の
トランスファゲートと該第３と第４のトランスファゲー
トのドレイン接続点にゲートが接続しドレイン（または
ソース）がある信号線Ｘに接続しソース（またはドレイ
ン）が電源に接続するプルアップ（またはプルダウン）
用トランジスタとから成シ、前記ダイナミック保持ＲＡ
Ｍセル内に保持されているデータと外部から前記デジッ
ト線を通して入力されるデータとを比較する比較回路と
を含んで構成される。
ｌ”−） Ｊ−控！１のトランスフチゲートのドレイン
に入力端が接続して入力ゲートにデータを保持するイン
バータと該インバータの出力端に接続する読出し用の第
２のトランスファゲートとから成るダイナミック保持Ｒ
ＡＭセルと、ソースが書込み用デジット線に接続しゲー
トが前記インバータの入力端に接続する第３のトランス
ファゲートとソースが読出し用のデジット線に接続しド
レインが前記第３のトランスファゲートのドレインに接
続しゲートが前記インバータの出力端に接続する第４の
トランスファゲートと該第３と第４のトランスファゲー
トのドレイン接続点にゲートが接続しドレイン（または
ソース）がある信号線Ｘに接続しソース（またはドレイ
ン）が電源に接続するプルアップ（またはプルダウン）
用トランジスタとから成シ、前記ダイナミック保持ＲＡ
Ｍセル内に保持されているデータと外部から前記デジッ
ト線を通して入力されるデータとを比較する比較回路と
を含んで構成される。
（実施例）
次に、本発明の一実施例について図面を用いて説明する
。
。
第３図は本発明の第１の実施例の回路図である。
この実施例は、書込み用の第１のトランスファゲート１
と、この第１のトランスファゲート１のドレインに入力
端が接続して入力ゲートにデータを保持するインバータ
６とこのインバータ６の出力端に接続する読出し用の第
２のトランスファゲート２とから成るダイナミック保持
ＲＡＭセルと、ソースが書込み用デジット線Ａに接続し
ゲートがインバータ６の入力端に接続する第３のトラン
スファゲート３とソースが読出し用デジット線Ａに接続
しドレインが第３のトランスファゲート３のドレインに
接続しゲートがインバータ６の出力端に接続する第４の
トランスファゲート４とこの第３と第４のトランスファ
ゲートのドレイン接続点にゲートが接続しドレイン（ま
たはソース）がある信号線Ｘに接続しソースまたはドレ
イン（ソース、ドレインのいずれになるかはチャンネル
の導電型によって決まる）電源に接続するプルダウン用
トランジスタ５とから成シ、ダイナミック保持ＲＡＭセ
ル内に保持されているデータと、外部からデジット線を
通して入力されるデータとを比較する比較回路とを含ん
で構成される。
と、この第１のトランスファゲート１のドレインに入力
端が接続して入力ゲートにデータを保持するインバータ
６とこのインバータ６の出力端に接続する読出し用の第
２のトランスファゲート２とから成るダイナミック保持
ＲＡＭセルと、ソースが書込み用デジット線Ａに接続し
ゲートがインバータ６の入力端に接続する第３のトラン
スファゲート３とソースが読出し用デジット線Ａに接続
しドレインが第３のトランスファゲート３のドレインに
接続しゲートがインバータ６の出力端に接続する第４の
トランスファゲート４とこの第３と第４のトランスファ
ゲートのドレイン接続点にゲートが接続しドレイン（ま
たはソース）がある信号線Ｘに接続しソースまたはドレ
イン（ソース、ドレインのいずれになるかはチャンネル
の導電型によって決まる）電源に接続するプルダウン用
トランジスタ５とから成シ、ダイナミック保持ＲＡＭセ
ル内に保持されているデータと、外部からデジット線を
通して入力されるデータとを比較する比較回路とを含ん
で構成される。
デジット線Ｘよシ書込まれたデータはトランスファゲー
ト１を通してインバータ６に入力されて保持される。保
持された保持データはトランスファゲート２とデジット
線Ａを通してリフレッシュされる。その後、デジット線
Ａ 、 Ａ’によ多入力されたデータと保持しているデ
ータがトランスファゲート４４によって排他的ＯＲ／Ｎ
０Ｒ（ＯＲ／ＮＯＲの区別はデジット線に入力されたデ
ータの位相による）がとられ、その出力が信号線Ｘをプ
ルダウンしている。
ト１を通してインバータ６に入力されて保持される。保
持された保持データはトランスファゲート２とデジット
線Ａを通してリフレッシュされる。その後、デジット線
Ａ 、 Ａ’によ多入力されたデータと保持しているデ
ータがトランスファゲート４４によって排他的ＯＲ／Ｎ
０Ｒ（ＯＲ／ＮＯＲの区別はデジット線に入力されたデ
ータの位相による）がとられ、その出力が信号線Ｘをプ
ルダウンしている。
第１図に示℃た従来のＲＡＭセルを構成するには１２個
のトランジスタを必要とする。これに対し、第３図に示
した本発明のＲＡＭセルは７個ですむ。即ち、素子数が
大幅に低減できるのでチップ面積を大幅に縮少できる。
のトランジスタを必要とする。これに対し、第３図に示
した本発明のＲＡＭセルは７個ですむ。即ち、素子数が
大幅に低減できるのでチップ面積を大幅に縮少できる。
第４図は本発明の第２の実施例の回路図である。
第１の実施例は信号線Ｘをプルダウンするものであった
が、第２の実施例は信号線Ｘをプルアップするものであ
る。トランジスタ５のＯ印で示すドレイン（またはソー
ス）は高電位側電源に接続される。それ以外は第１の実
施例と同じであシ、動作も同じである。
が、第２の実施例は信号線Ｘをプルアップするものであ
る。トランジスタ５のＯ印で示すドレイン（またはソー
ス）は高電位側電源に接続される。それ以外は第１の実
施例と同じであシ、動作も同じである。
第５図は第３図に示した第１の実施例を用いた連想メモ
リの一例の回路図である。
リの一例の回路図である。
連想メモリは論理アドレス用ＲＡＭ１０１．と実アドレ
ス用ＲＡＭ２００との二つに分けられる。論理アドレス
用ＲＡＭｌ０１に第３図に示す第１の実施例を用いてい
る（第３図と同一符号で示しである）実アドレス用ＲＡ
Ｍ２００は第２図に示した従来例と同じである。
ス用ＲＡＭ２００との二つに分けられる。論理アドレス
用ＲＡＭｌ０１に第３図に示す第１の実施例を用いてい
る（第３図と同一符号で示しである）実アドレス用ＲＡ
Ｍ２００は第２図に示した従来例と同じである。
データ書込み時は、信号線Ｂ、Ｗ１．Ｈが１１１になシ
、信号線Ａ１によ多入力された論理アドレスとそれに対
応する実アドレスがＲＡＭに保持される。比較時には信
号線Ｃ，Ｉが”１° になシ、信号線Ｒよシ比較される
論理アドレスが入力され、保持されている論理アドレス
と比較される。データが一致したとき信号線Ｘが”１“
になシ実アドレスが読出される。
、信号線Ａ１によ多入力された論理アドレスとそれに対
応する実アドレスがＲＡＭに保持される。比較時には信
号線Ｃ，Ｉが”１° になシ、信号線Ｒよシ比較される
論理アドレスが入力され、保持されている論理アドレス
と比較される。データが一致したとき信号線Ｘが”１“
になシ実アドレスが読出される。
前述のように、本発明の記憶回路はＲＡＭセルの素子数
を７個に低減してお）、チップ面積を大幅に縮少してい
る。従って、連想メモリに使用したとき、ワード線のマ
ツチングが改善される。
を７個に低減してお）、チップ面積を大幅に縮少してい
る。従って、連想メモリに使用したとき、ワード線のマ
ツチングが改善される。
（発明の効果）
以上詳細に説明したように、本発明によれば、ダイナミ
ック保持回路と比較回路とを有するＲＡＭセルの素子数
を低減することによりチップ面積を縮少し、連想メモリ
に使用したときはワード線のマツチングを改善すること
のできる記憶回路が得られるという効果が得られる。
ック保持回路と比較回路とを有するＲＡＭセルの素子数
を低減することによりチップ面積を縮少し、連想メモリ
に使用したときはワード線のマツチングを改善すること
のできる記憶回路が得られるという効果が得られる。
第１図は従来の比較回路を有するＲＡＭセルの一例の回
路図、第２図は従来の連想メモリの一例の回路図、第３
図は本発明の第１の実施例の回路図、第４図は本発明の
第２の実施例め回路図、第５図は第３図に示す第１の実
施例を用いた連想メモリの一例の回路図である。 １〜４・・・・・トランスファゲート、５・・・・・・
トランジスタ、６．７・・・・・・インバータ、訃・・
・・・排他的ＯＲ／ＮＯＲ回路、９，１０・・・・・・
インノ（−タ、１１〜１９・・・・・・トランジスタ、
２０・・・・・・増幅器、２１〜２６・・・・・・トラ
ンジスタ、２７〜２９・・・・・・インバータ、３０・
・・・・・増幅器、３１．３２・・・・・・インノく一
タ、３３〜３７・・・・・・トランジスタ、１００，１
０１・・・・・・論理アドレス用ＲＡＭ、２００・・・
・・・実アドレス用ＲＡ０ 茅１頂 第３図 峯４圀 ｌρθ ２ａ。 事２間
路図、第２図は従来の連想メモリの一例の回路図、第３
図は本発明の第１の実施例の回路図、第４図は本発明の
第２の実施例め回路図、第５図は第３図に示す第１の実
施例を用いた連想メモリの一例の回路図である。 １〜４・・・・・トランスファゲート、５・・・・・・
トランジスタ、６．７・・・・・・インバータ、訃・・
・・・排他的ＯＲ／ＮＯＲ回路、９，１０・・・・・・
インノ（−タ、１１〜１９・・・・・・トランジスタ、
２０・・・・・・増幅器、２１〜２６・・・・・・トラ
ンジスタ、２７〜２９・・・・・・インバータ、３０・
・・・・・増幅器、３１．３２・・・・・・インノく一
タ、３３〜３７・・・・・・トランジスタ、１００，１
０１・・・・・・論理アドレス用ＲＡＭ、２００・・・
・・・実アドレス用ＲＡ０ 茅１頂 第３図 峯４圀 ｌρθ ２ａ。 事２間
Claims (1)
- 書込み用の第１のトランスファゲートと、該第１のトラ
ンスファゲートのドレインに入力端が接続して入力ゲー
トにデータを保持するインバータと該インバータの出力
端に接続する読出し用の第２のトランスファゲートとか
ら成るダイナミック保持ＲＡＭセルと、 ソースが書込
み用デジット線に接続しゲートが前記インバータの入力
端に接続する第３のトランスファゲートと、ソースが読
出し用デジット線に接続しドレインが前記第３のトラン
スファゲートのドレインに接続しゲートが前記インバー
タの出力端に接続する第４のトランスファゲートと該第
３と第４のトランス７アゲートのドレイン接続点にゲー
トが接続しドレイン（ま）−１４，Ｉ ｗ＼ｕｔ−ｋＷ
層ＪＬｆｉｖＩｆ位性１ リｙ／−ｊｋたはドレイン）
が電源に接続するプルアップ（またはプルダウン）用ト
ランジスタとから成シ、前記ダイナミック保持ＲＡＭセ
ル内に保持されているデータと、外部から前記デジット
線を通して入力されるデータとを比較する比較回路とを
含むことを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081347A JPS60224189A (ja) | 1984-04-23 | 1984-04-23 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081347A JPS60224189A (ja) | 1984-04-23 | 1984-04-23 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224189A true JPS60224189A (ja) | 1985-11-08 |
Family
ID=13743829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081347A Pending JPS60224189A (ja) | 1984-04-23 | 1984-04-23 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224189A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017084441A (ja) * | 2011-06-09 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 記憶装置 |
-
1984
- 1984-04-23 JP JP59081347A patent/JPS60224189A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017084441A (ja) * | 2011-06-09 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 記憶装置 |
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