JPS60245268A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60245268A JPS60245268A JP59100588A JP10058884A JPS60245268A JP S60245268 A JPS60245268 A JP S60245268A JP 59100588 A JP59100588 A JP 59100588A JP 10058884 A JP10058884 A JP 10058884A JP S60245268 A JPS60245268 A JP S60245268A
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- JP
- Japan
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- film
- semiconductor device
- manufacturing
- well
- boron
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、Ｐ−Ｗｅｌｌ 層全盲する半導体装置の製
造方法に関するものである。
造方法に関するものである。
（従来技術）
Ｐ−Ｗｅｌｌ 層を有する半導体装置の製造方法に関す
る先行技術分献として、たとえは沖電気研究開発第１１
０号Ｖｏｌ ４７Ｎ［ＬＩ Ｐ ４７やＬＳＩ技術′−
（通信学会）コロナ社５６．７．１０Ｐ１０９゜３．４
．３項、Ｐｌｌｏ、４，４．３項、Ｐ１２２゜３．６．
３項などに記載されている。
る先行技術分献として、たとえは沖電気研究開発第１１
０号Ｖｏｌ ４７Ｎ［ＬＩ Ｐ ４７やＬＳＩ技術′−
（通信学会）コロナ社５６．７．１０Ｐ１０９゜３．４
．３項、Ｐｌｌｏ、４，４．３項、Ｐ１２２゜３．６．
３項などに記載されている。
ここで、従来のＰ−Ｗｅｌｌ 型Ｎチャンネルトランジ
スタの製造方法について、第８図ないし第１３図によシ
説明する。
スタの製造方法について、第８図ないし第１３図によシ
説明する。
まず、第８図において５〜１ｏΩ硼の不純物濃度を有す
るＮ型半導体基板１上に〜５０００Ａの５ｔ（ｈ膜２ｉ
１０００℃の高温酸化炉にて形成し、その後Ｐ −Ｗｅ
ｌ ｌ形成領域３における５ｉ０２１１ｉ１２をホト
リソグラフィおよびエツチングにて形成する。
るＮ型半導体基板１上に〜５０００Ａの５ｔ（ｈ膜２ｉ
１０００℃の高温酸化炉にて形成し、その後Ｐ −Ｗｅ
ｌ ｌ形成領域３における５ｉ０２１１ｉ１２をホト
リソグラフィおよびエツチングにて形成する。
次ニ、第９図において、〜Ｉ ０００ Ａ）ＳｉＯｉ膜
４を高温の酸化によシ形成し、次に、Ｓｉｎｇ膜２をマ
スクとしてＰ型不純物であるボロンイオン５を１０〜１
０ 錦の濃度でイオン注入する。次に第１０図において
、所望の深さまで高温の不活性カス中でボロンを基板１
内に拡散させることにより Ｐ−Ｗｅｌｌ ６ ｆ形成
した後５ｉＯｚ膜２，４を希弗酸にて除去する。
４を高温の酸化によシ形成し、次に、Ｓｉｎｇ膜２をマ
スクとしてＰ型不純物であるボロンイオン５を１０〜１
０ 錦の濃度でイオン注入する。次に第１０図において
、所望の深さまで高温の不活性カス中でボロンを基板１
内に拡散させることにより Ｐ−Ｗｅｌｌ ６ ｆ形成
した後５ｉＯｚ膜２，４を希弗酸にて除去する。
次に〜５００ＡのＳｉｇｈ膜７および２０００〜３００
０Ａの５ｉｓＮａ膜８を順次１０００℃の高温酸化およ
びＣＶＤ法によシ形成する。
０Ａの５ｉｓＮａ膜８を順次１０００℃の高温酸化およ
びＣＶＤ法によシ形成する。
次に、第１１図において、ホトレジスト膜９および５ｉ
ｓＮ４膜８をマスクとするチャネルストップ領域全ホト
リングラフィによシ形成する。
ｓＮ４膜８をマスクとするチャネルストップ領域全ホト
リングラフィによシ形成する。
次に、第１２図に示すように、チャネルストツ３−２
プ不純物であるボロンを〜１０ ｃｍ の濃度でイオン
注入し、チャネルストップ不純物ｍｌ ０ｔ−Ｐ−Ｗｅ
ｌｌ ６内に形成する。
注入し、チャネルストップ不純物ｍｌ ０ｔ−Ｐ−Ｗｅ
ｌｌ ６内に形成する。
次いで、第１３図において、フィールド５ｉＯｉ膜】１
を５０００〜１００ＯＯＡの厚さで１０００℃の高温湿
式酸化にて形成した後、１１１次通常のＭＯＳトランジ
スタ形成法にしたがい、ゲート５ｉＯｚ 膜１２、ゲー
ト電極１３．５ｉ（ｈ膜１４′、ソース１４、ドレイン
１５を高温酸化、ＣＶＤ法、およびイオン注入にて形成
する。
を５０００〜１００ＯＯＡの厚さで１０００℃の高温湿
式酸化にて形成した後、１１１次通常のＭＯＳトランジ
スタ形成法にしたがい、ゲート５ｉＯｚ 膜１２、ゲー
ト電極１３．５ｉ（ｈ膜１４′、ソース１４、ドレイン
１５を高温酸化、ＣＶＤ法、およびイオン注入にて形成
する。
以上のプロセスよシなるＰ −Ｗｅ １１型Ｎチヤネル
トランソスタのＰ −Ｗｅ １１形成方法はプロセスス
テップが長いことによシ、 １１＋ 処理時間（工数）が長くなジ、工数の増加を招
来すること、 （２）歩留シ上好ましくなく、低歩留シであること、 などの問題が発生する。
トランソスタのＰ −Ｗｅ １１形成方法はプロセスス
テップが長いことによシ、 １１＋ 処理時間（工数）が長くなジ、工数の増加を招
来すること、 （２）歩留シ上好ましくなく、低歩留シであること、 などの問題が発生する。
（発明の目的）
この発明の目的は、プロセスステツブ数が少なく、工数
の削減と歩留シの向上を期することのできる半導体装置
の製造方法を得ることにある。
の削減と歩留シの向上を期することのできる半導体装置
の製造方法を得ることにある。
（発明の概要）
この発明の要点は、半導体基板上に５ｔ０２膜およびＳ
ｉ３Ｎ４欣を順次形成した後、アクティブ領域以外のＳ
１ｓＮ４膜を除去するようにしたことにある。
ｉ３Ｎ４欣を順次形成した後、アクティブ領域以外のＳ
１ｓＮ４膜を除去するようにしたことにある。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図ないし第７図はその一
実施例の工程説明図でａ）る。まず、第１図において、
５〜１００鐸のＮ型半導体基板１６上に２００〜５００
Ａの５ｔ（ｈ膜１７を１０００℃の乾燥酸素中にて形成
し、次に減圧ＣＶＤ法によシ５ｉｓＮ＊膜１８全１５０
０〜２０００人形成する。さらに、ホトリングラフィお
よびエツチングによシ半導体装置のアクティブ領域とな
る以外の領域（フィールド領域）にあるＳｉ３Ｎ４膜１
８を除去する。
て図面に基づき説明する。第１図ないし第７図はその一
実施例の工程説明図でａ）る。まず、第１図において、
５〜１００鐸のＮ型半導体基板１６上に２００〜５００
Ａの５ｔ（ｈ膜１７を１０００℃の乾燥酸素中にて形成
し、次に減圧ＣＶＤ法によシ５ｉｓＮ＊膜１８全１５０
０〜２０００人形成する。さらに、ホトリングラフィお
よびエツチングによシ半導体装置のアクティブ領域とな
る以外の領域（フィールド領域）にあるＳｉ３Ｎ４膜１
８を除去する。
次に、第２図において、Ｐ−Ｗｅｌｌ形成領域以外、を
ホトレジスト膜１９でカバーした後、レジスト膜１９を
マスクとしてボロンイオン２０′ｆｆ：１５０２ ＫｅＶ以上のエネルギで１０〜１０ ｃｍ の濃度でイ
オン注入する。
ホトレジスト膜１９でカバーした後、レジスト膜１９を
マスクとしてボロンイオン２０′ｆｆ：１５０２ ＫｅＶ以上のエネルギで１０〜１０ ｃｍ の濃度でイ
オン注入する。
次に、第３図に示すように、ホトレジスト膜１９を０２
プラズマなどにより除去した後、１０００〜１２００℃
の不活性雰囲気にて帆５〜１０μｍの範囲において所望
の深さＸｊまで半導体基板１６内にボロンを拡散させる
ことによ、りＰ−Ｗｅｌｌ領域３０を形成する。
プラズマなどにより除去した後、１０００〜１２００℃
の不活性雰囲気にて帆５〜１０μｍの範囲において所望
の深さＸｊまで半導体基板１６内にボロンを拡散させる
ことによ、りＰ−Ｗｅｌｌ領域３０を形成する。
第４図に第３図における断面部分ａ−ａ’、ｂ−ｂ′で
の不純物プロファイルを示す。ここで注目すべき点とし
て、前述のボロンイオン注入条件におイ”’Ｃｕ、ａ
ａ’、 ｂ ｂ’での不純物プロファイルがほぼ同様の
ものとなることが判る。なお、第４図においては、縦軸
が不純物敲度、横軸が基板表面からの深をを表わす。ま
た、ＸｊがＰ−Ｗｅｌｌ領域３０の深さである。
の不純物プロファイルを示す。ここで注目すべき点とし
て、前述のボロンイオン注入条件におイ”’Ｃｕ、ａ
ａ’、 ｂ ｂ’での不純物プロファイルがほぼ同様の
ものとなることが判る。なお、第４図においては、縦軸
が不純物敲度、横軸が基板表面からの深をを表わす。ま
た、ＸｊがＰ−Ｗｅｌｌ領域３０の深さである。
次に、第５図において、Ｎチャンネルトランジスタのチ
ャネルストップ不純物Ｉｖｔ２３（第６図）を形成する
ため、ホトレジスト膜２１′およびＳ １ａＮ４膜１８
’ｅマスクとしてボロンイオン２１を〜１０６ｎ の
濃度でイオン注入し、さらに、通常のＬＯＣＯ８法にし
たがい、第６図におけるフィールドｓｔｏｗ膜２２を５
０００〜１０００λ形成した後、第７図に示すように、
ＭＯｓトランシ“スタとして必要となるゲート膜として
の５ｉ０２膜２４、ゲート電極２５．５ｉ０２膜２６、
ソース、ドレイン層２７．２８を順次形成する。
ャネルストップ不純物Ｉｖｔ２３（第６図）を形成する
ため、ホトレジスト膜２１′およびＳ １ａＮ４膜１８
’ｅマスクとしてボロンイオン２１を〜１０６ｎ の
濃度でイオン注入し、さらに、通常のＬＯＣＯ８法にし
たがい、第６図におけるフィールドｓｔｏｗ膜２２を５
０００〜１０００λ形成した後、第７図に示すように、
ＭＯｓトランシ“スタとして必要となるゲート膜として
の５ｉ０２膜２４、ゲート電極２５．５ｉ０２膜２６、
ソース、ドレイン層２７．２８を順次形成する。
ここで、Ｐ −Ｗｅ ｌ ｌ形成法における従来の方法
とこの発明の方法とを比較すると、次の第１表のように
なる。
とこの発明の方法とを比較すると、次の第１表のように
なる。
〈第１表〉
この第１表からも明らかなように、この発明においては
Ｐ −Ｗｅ ｌ １形成プロセスに関し、従来法に比較
してプロセスステップが少く、シたがって工数の削減と
なるとともに歩留りの向上が期待できる。
Ｐ −Ｗｅ ｌ １形成プロセスに関し、従来法に比較
してプロセスステップが少く、シたがって工数の削減と
なるとともに歩留りの向上が期待できる。
（発明の効果）
この発明は以上説明したとおシ、半導体基板上に５ｉ０
２膜とＳｉ３Ｎ４膜を順次形成した後、アクティブ領域
以外のＳｉ３Ｎ４膜を除去するようにしたので、プロセ
スステップが少なく工数全削数できるとともにＰ −Ｗ
ｅ １１領域を有する半導体装置全般、特にＣＭＯ８回
路、ＣＣＤなとの半導体装置の製造プロセスに利用でき
るばかりか、歩留りの向上が期待できるものである。
２膜とＳｉ３Ｎ４膜を順次形成した後、アクティブ領域
以外のＳｉ３Ｎ４膜を除去するようにしたので、プロセ
スステップが少なく工数全削数できるとともにＰ −Ｗ
ｅ １１領域を有する半導体装置全般、特にＣＭＯ８回
路、ＣＣＤなとの半導体装置の製造プロセスに利用でき
るばかりか、歩留りの向上が期待できるものである。
第１図ないし第７図はそれぞれこの発明の半導体装置の
製造力−法の一実施例の工程説明図、第８図ないし第１
３図はそれぞれこの従来の半導体装置の製造方法の工程
説明図である。 １６・・・Ｎ型の半導体基板、１７．２６・・・５ｔ（
ｈ膜、１８・・・５ｉａＮ４膜、１９．２１・・・ホト
レジスト膜、２０・・・ボロンイオン、２１・・・ボロ
ンイオン、２２・・・フィールドＳｉｇｈ膜、２３・・
・チャネルストップ不純物層、２４・・・ゲート５ｉ（
ｈ膜、２５・・・ゲート電極、２７・・・ソース、２８
・・・ドレイン。 第２図 第３図 第・１図 ｂ ｂ 第５図 第Ｇ図 第１Ｊ図 ６ 第１２１ 第１ニー図
製造力−法の一実施例の工程説明図、第８図ないし第１
３図はそれぞれこの従来の半導体装置の製造方法の工程
説明図である。 １６・・・Ｎ型の半導体基板、１７．２６・・・５ｔ（
ｈ膜、１８・・・５ｉａＮ４膜、１９．２１・・・ホト
レジスト膜、２０・・・ボロンイオン、２１・・・ボロ
ンイオン、２２・・・フィールドＳｉｇｈ膜、２３・・
・チャネルストップ不純物層、２４・・・ゲート５ｉ（
ｈ膜、２５・・・ゲート電極、２７・・・ソース、２８
・・・ドレイン。 第２図 第３図 第・１図 ｂ ｂ 第５図 第Ｇ図 第１Ｊ図 ６ 第１２１ 第１ニー図
Claims (1)
- 半導体基板上に５ｔ（ｈ膜お、よびＳｉ３Ｎ４膜を順次
形成した後、半導体装置のアクティブ領域以外の５ｉｓ
Ｎ４膜を除去する工程と、その後ホトリソグラフィによ
、！ｌ） Ｐ −Ｗｅｌｌ 領域以外全ホトレジスト膜
でカバーしてこのホトレジスト膜をマスクとしてボロン
イオンｋ Ｐ−Ｗｅｌｌとなる領域全体に注入する工程
と、上記ホトレジスト膜を除去した後、所望の深さまで
ボロンを拡散させる工程とよシなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100588A JPS60245268A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100588A JPS60245268A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245268A true JPS60245268A (ja) | 1985-12-05 |
Family
ID=14278036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100588A Pending JPS60245268A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245268A (ja) |
-
1984
- 1984-05-21 JP JP59100588A patent/JPS60245268A/ja active Pending
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