JPS60253264A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60253264A JPS60253264A JP59108531A JP10853184A JPS60253264A JP S60253264 A JPS60253264 A JP S60253264A JP 59108531 A JP59108531 A JP 59108531A JP 10853184 A JP10853184 A JP 10853184A JP S60253264 A JPS60253264 A JP S60253264A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- impurity
- layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体装置の製造方法に係り、特に、エミッタ
接地電流増幅率あるいは接合耐圧の異なるトランジスタ
あるいはダイオードを同時に形成する方法に関する。
接地電流増幅率あるいは接合耐圧の異なるトランジスタ
あるいはダイオードを同時に形成する方法に関する。
従来技術と問題点
例えば接合（ｊｕｎｃｔｉｏｎ ）破壊型のＰｒｏｇｒ
ａｍｍａｂｌｅ−Ｒｅａｄ −Ｏｎ −Ｍｅｍｑｒｙ
（Ｐ −ＲＯＭ ）では同一基板上に、エミッタ接地電
流増幅率（以下ｈ□と記す）の低いｊｕｎｃｔｉｏｎ破
壊用のトランジスタと、前者よｐｈ、、の高い周辺回路
用としてのトランジスタを形成する。
ａｍｍａｂｌｅ−Ｒｅａｄ −Ｏｎ −Ｍｅｍｑｒｙ
（Ｐ −ＲＯＭ ）では同一基板上に、エミッタ接地電
流増幅率（以下ｈ□と記す）の低いｊｕｎｃｔｉｏｎ破
壊用のトランジスタと、前者よｐｈ、、の高い周辺回路
用としてのトランジスタを形成する。
このように同一基板上にｈ７の異なるトランジスタを形
成するためには、従来ｎ−エピタキシャル領域上に不純
物龜度の異なるベース領域を、マスク形成工程を２回及
び拡散工程を含めることによって形成し、次に酸化後、
電極窓開１プし、多結晶シリコンを成長させて前述の不
純物と反対導電型の同一、同濃度の不純物を注入し拡散
してエミッ夕領域を形成する工程が採用されていた。
成するためには、従来ｎ−エピタキシャル領域上に不純
物龜度の異なるベース領域を、マスク形成工程を２回及
び拡散工程を含めることによって形成し、次に酸化後、
電極窓開１プし、多結晶シリコンを成長させて前述の不
純物と反対導電型の同一、同濃度の不純物を注入し拡散
してエミッ夕領域を形成する工程が採用されていた。
しかしながら、このような従来工程は上記の如くマスク
形成工程を２回する必要があり、非能率的でらった。
形成工程を２回する必要があり、非能率的でらった。
発明の目的
上記欠点を鑑み、本発明はエミッタ接地電流増幅率ある
いは接合耐圧の異なるトランジスタ等を能率よく製造す
る半導体装置の製造方法を提供することを目的とする。
いは接合耐圧の異なるトランジスタ等を能率よく製造す
る半導体装置の製造方法を提供することを目的とする。
発明の構成
本発明の目的はエミッタ接地電流増幅率あるいは接合耐
圧の異なる半導体素子を同一基板上に形成する半導体装
置の製造方法において；−導電型の半導体基板に少なく
とも２つの反対導電型のベース領域を形成し、電極窓の
幅が他の電極窓の幅よシ小さい少なくとも１つの電極窓
を含む少なくとも２つの電極窓を該ベース領域を覆った
酸化膜層に形成し、次に前記束なくとも２つの電極窓及
び酸化膜層表面に多結晶シリコン層を形成し、前記電極
窓の幅が狭い方には直接不純物が導入されないように被
覆した後、多結晶シリコンへ前記基板と同じ導電型の不
純物を導入し、引き続いて熱処理を行なうことで直接不
純物が導入されなかった電極窓内にもエミッタ領域を形
成することを含んでなることを特徴とする半導体装置の
製造方法によって達成される。
圧の異なる半導体素子を同一基板上に形成する半導体装
置の製造方法において；−導電型の半導体基板に少なく
とも２つの反対導電型のベース領域を形成し、電極窓の
幅が他の電極窓の幅よシ小さい少なくとも１つの電極窓
を含む少なくとも２つの電極窓を該ベース領域を覆った
酸化膜層に形成し、次に前記束なくとも２つの電極窓及
び酸化膜層表面に多結晶シリコン層を形成し、前記電極
窓の幅が狭い方には直接不純物が導入されないように被
覆した後、多結晶シリコンへ前記基板と同じ導電型の不
純物を導入し、引き続いて熱処理を行なうことで直接不
純物が導入されなかった電極窓内にもエミッタ領域を形
成することを含んでなることを特徴とする半導体装置の
製造方法によって達成される。
発明の実施例
以下、本発明の実施例を図面に基づいて説明する。
第１Ａ図から第１Ｃ図は本発明の一実施例を示す断面図
である。
である。
第１Ａ図に示すように、シリコン基板の？埋没層１上に
ｎ″″″エピタキシヤル成長ない、約１．５〜３μｍの
厚さのｎ−エピタキシャル層のコレクタ領域２を形成す
る。次にがロンをイオン注入し、Ｐ形のベース領域３ａ
及び３ｂ領域を０．５〜０．６胸の深さに形成する。こ
れらの工程は公知となっている標準的なものであり、サ
ブコレクタ、ベース領域形成後、基板主表面は３０００
〜４０００Ｘの酸化膜で被覆された状態になっている。
ｎ″″″エピタキシヤル成長ない、約１．５〜３μｍの
厚さのｎ−エピタキシャル層のコレクタ領域２を形成す
る。次にがロンをイオン注入し、Ｐ形のベース領域３ａ
及び３ｂ領域を０．５〜０．６胸の深さに形成する。こ
れらの工程は公知となっている標準的なものであり、サ
ブコレクタ、ベース領域形成後、基板主表面は３０００
〜４０００Ｘの酸化膜で被覆された状態になっている。
（３）
次に、通常のエミッタ領域を形成する部分には２〜３μ
ｍの幅の電極窓５ａを形成し一方、低いｈＦＥが必要な
エミッタを形成する領域には０．６〜０．８μｍの幅の
電極窓５ｂを形成する。次にそれらの電極窓５ｍ、５ｂ
及び二酸化シリコン膜４０表面に多結晶シリコン層６を
約５００〜１０００１の厚さに成長させる。
ｍの幅の電極窓５ａを形成し一方、低いｈＦＥが必要な
エミッタを形成する領域には０．６〜０．８μｍの幅の
電極窓５ｂを形成する。次にそれらの電極窓５ｍ、５ｂ
及び二酸化シリコン膜４０表面に多結晶シリコン層６を
約５００〜１０００１の厚さに成長させる。
次に第１Ｂ図に示すように、電極窓５ｂに幅りが約１〜
１．５μｍのレジスト膜７を塗布形成し、全表面にｎ形
不純物である砒素イオン（Ａｓ”）を加速エネルギー５
Ｑ ｋａＶｌ ドーズ量５Ｘ１０ 〜６ Ｘ １０”
ｃｍ−２の条件で注入する。イオン注入された多結晶
シリコン層を６′とする。
１．５μｍのレジスト膜７を塗布形成し、全表面にｎ形
不純物である砒素イオン（Ａｓ”）を加速エネルギー５
Ｑ ｋａＶｌ ドーズ量５Ｘ１０ 〜６ Ｘ １０”
ｃｍ−２の条件で注入する。イオン注入された多結晶
シリコン層を６′とする。
次に第１Ｃ図に示すようにレジスト膜７を除去し、９５
０℃〜１０００℃の温度で約１時間工２ツタアニールを
実施した。このエミッタアニールによってベース領域３
ａ内に通常の工ぐツタ領域ｓａが形成され、一方ペース
領域３ｂ内には、第１Ｂ図で示したレゾスト膜７の近傍
の多結晶シリコン膜６′内ＯＡｍ＋が、レジスト膜７下
方の多結晶シリ（４） コン膜６内へ横方向拡散（第１Ｃ図、９）することによ
ってエミッタ領域８ｂが形成される。
０℃〜１０００℃の温度で約１時間工２ツタアニールを
実施した。このエミッタアニールによってベース領域３
ａ内に通常の工ぐツタ領域ｓａが形成され、一方ペース
領域３ｂ内には、第１Ｂ図で示したレゾスト膜７の近傍
の多結晶シリコン膜６′内ＯＡｍ＋が、レジスト膜７下
方の多結晶シリ（４） コン膜６内へ横方向拡散（第１Ｃ図、９）することによ
ってエミッタ領域８ｂが形成される。
以下通常の工程によって電極窓５＆及び５ｂに電極を形
成しトランジスタを形成する。電極窓５ａ部に形成され
る通常のトランジスタのす、。は約８０〜１００、電極
窓５ｂ部に横方向拡散によって形成されたトランジスタ
のｈＦＮは５〜１０であった。
成しトランジスタを形成する。電極窓５ａ部に形成され
る通常のトランジスタのす、。は約８０〜１００、電極
窓５ｂ部に横方向拡散によって形成されたトランジスタ
のｈＦＮは５〜１０であった。
第２図は上記エミッタアニールの際のアニール温度（ア
ニール時間３０分）と多結晶シリコンを通したＡｓ の
横方向拡散長との関係を示すグラフである。
ニール時間３０分）と多結晶シリコンを通したＡｓ の
横方向拡散長との関係を示すグラフである。
このグラフとの関係を利用して第１Ｂ図に示したレジス
ト膜の幅りあるいは電極窓５ｂの幅が適宜選択すること
が出来る。また注入イオンＡｓ＋の他にＰ＋等も用いら
れる。
ト膜の幅りあるいは電極窓５ｂの幅が適宜選択すること
が出来る。また注入イオンＡｓ＋の他にＰ＋等も用いら
れる。
発明の詳細
な説明したように、本発明によればイオン注入の際にマ
スクとして用いるレジスト膜形成の工程を２回から１回
にすることが可能であシ生産能率を向上させることが出
来る。
スクとして用いるレジスト膜形成の工程を２回から１回
にすることが可能であシ生産能率を向上させることが出
来る。
第１Ａ図から第１Ｃ図は本発明の１実施例を示す断面図
であシ、第２図はアニール温度と多結晶シリコンを通し
たＡｓ の横方向拡散長との関係を示すグラフである。 １・・・ｎ埋没層、 ２・・・コレクタ領域、３Ｂ、３
ｂ・・・ペース領域、４・・・二酸化シリコン膜、５ａ
、５ｂ・・・電極窓、６，６′・・・多結晶シリコン膜
、７・・・レジスト膜、ｓａ、ｓｂ・・・エミッタ領域
、９・・・横方向拡散。 （７） 第１Ａ図 第１Ｂ図 第１Ｃ図
であシ、第２図はアニール温度と多結晶シリコンを通し
たＡｓ の横方向拡散長との関係を示すグラフである。 １・・・ｎ埋没層、 ２・・・コレクタ領域、３Ｂ、３
ｂ・・・ペース領域、４・・・二酸化シリコン膜、５ａ
、５ｂ・・・電極窓、６，６′・・・多結晶シリコン膜
、７・・・レジスト膜、ｓａ、ｓｂ・・・エミッタ領域
、９・・・横方向拡散。 （７） 第１Ａ図 第１Ｂ図 第１Ｃ図
Claims (1)
- 【特許請求の範囲】 １、エミッタ接地電流増幅率あるい線接合耐圧の異なる
半導体素子を同一基板上に形成する半導体装置の製造方
法において； 一導電型の半導体基板に少なくとも２つの反対導電型の
ベース領域を形成し、電極窓の幅が他の電極窓の幅よシ
小さい少なくとも１つの電極窓を含む少なくとも２つの
電極窓を該ベース領域を覆った酸化膜層に形成し、次に
前記少なくとも２つの電極窓及び酸化膜層表面に多結晶
シリコン層を形成し、前記電極窓の幅が狭い方には直接
不純物が導入されないように被覆した後、多結晶シリコ
ンへ前記基板と同じ導電型の不純物を導入し、引き続い
て熱処理を行なうことで直接不純物が導入されなかった
電極窓内にもエミッタ領域を形成することを含んでなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108531A JPS60253264A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108531A JPS60253264A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253264A true JPS60253264A (ja) | 1985-12-13 |
Family
ID=14487161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108531A Pending JPS60253264A (ja) | 1984-05-30 | 1984-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253264A (ja) |
-
1984
- 1984-05-30 JP JP59108531A patent/JPS60253264A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1063731A (en) | Method for making transistor structures having impurity regions separated by a short lateral distance | |
| JPS58154267A (ja) | バイポ−ラ・トランジスタの製造方法 | |
| JPH0147014B2 (ja) | ||
| JPH01161752A (ja) | 半導体装置製造方法 | |
| JPS60253264A (ja) | 半導体装置の製造方法 | |
| JPS624339A (ja) | 半導体装置及びその製造方法 | |
| JP2563798B2 (ja) | 半導体装置の製造方法 | |
| JPH0441503B2 (ja) | ||
| JPH01310536A (ja) | 半導体装置の製造方法 | |
| JPS61253865A (ja) | 半導体装置の製造方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPH04213834A (ja) | バイポーラ集積回路の製造方法 | |
| JPS60137072A (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPS63164313A (ja) | 半導体装置の製造方法 | |
| JPH01246871A (ja) | バイポーラトランジスタの製造方法 | |
| JPS63164356A (ja) | 半導体集積回路の製造方法 | |
| JPS5927524A (ja) | 半導体装置の製造方法 | |
| JPS59200464A (ja) | バイポ−ラ型半導体装置の製造方法 | |
| JPS61164264A (ja) | 半導体装置 | |
| JPH06124960A (ja) | 半導体装置の製造方法 | |
| JPS6085561A (ja) | 半導体装置の製造方法 | |
| JPH1027763A (ja) | 半導体接合の製造方法 | |
| JPS63177513A (ja) | 半導体装置の製造方法 | |
| JPS6269675A (ja) | 半導体装置の製造方法 | |
| JPH03278568A (ja) | 半導体装置の製造方法 |