JPS603127A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS603127A JPS603127A JP58111426A JP11142683A JPS603127A JP S603127 A JPS603127 A JP S603127A JP 58111426 A JP58111426 A JP 58111426A JP 11142683 A JP11142683 A JP 11142683A JP S603127 A JPS603127 A JP S603127A
- Authority
- JP
- Japan
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- film
- oxide film
- semiconductor substrate
- opening
- passivation
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に、そのパ
シベーション工程の改良に関する。
シベーション工程の改良に関する。
第１図はツェナーダイオードの製造工程における従来の
パシベーション工程を示している。Ａは、ｎ型半導体か
らなる半導体基板２にｐ型の拡散領域４．６を形成した
後、更にｐ生型の拡散領域８を形成した状態を示し、表
面には５ｉ０２からなる酸化膜１０が形成されている。
パシベーション工程を示している。Ａは、ｎ型半導体か
らなる半導体基板２にｐ型の拡散領域４．６を形成した
後、更にｐ生型の拡散領域８を形成した状態を示し、表
面には５ｉ０２からなる酸化膜１０が形成されている。
従来のパシベーションでは、洗浄後、Ｂに示すように、
酸化膜１０の表面に５ｉ０２膜１２、Ｐ２Ｏ５膜１４、
及び５ｉ０２膜１６をＣＶＤ （化学的気相蒸着）で１
μ程度形成する。次に、Ｃに示すように、コンタクトを
形成する部分に開口１８を形成し、洗浄後、Ｄに示すよ
うに、５ｉ０２膜２０、Ｐ２Ｏ５膜２２及び５ｉｎ２膜
２４をＣＶＤ （化学的気相蒸着）で１μ程度形成する
。そして、已に示すように、コンタクトを形成する部分
に開口１８を形成し、この開口１８にメタル蒸着でコン
タクトを形成する。
酸化膜１０の表面に５ｉ０２膜１２、Ｐ２Ｏ５膜１４、
及び５ｉ０２膜１６をＣＶＤ （化学的気相蒸着）で１
μ程度形成する。次に、Ｃに示すように、コンタクトを
形成する部分に開口１８を形成し、洗浄後、Ｄに示すよ
うに、５ｉ０２膜２０、Ｐ２Ｏ５膜２２及び５ｉｎ２膜
２４をＣＶＤ （化学的気相蒸着）で１μ程度形成する
。そして、已に示すように、コンタクトを形成する部分
に開口１８を形成し、この開口１８にメタル蒸着でコン
タクトを形成する。
このように従来のパシベーションでは、拡散処理後、Ｃ
ＶＤによる５ｉ０２膜１２、Ｐ２Ｏ５膜１４及び５ｉ０
２膜１Ｇの三層構造と、５ｉ０２膜２０ｚＰｚＯ５膜２
２及び５ｉ０２膜２４の三層構造とが、フォトレジスト
、エツチング処理を挟んで２回に亘って形成され、これ
らを総合した膜厚は２．５ないし３．５μ程度と成って
いる。
ＶＤによる５ｉ０２膜１２、Ｐ２Ｏ５膜１４及び５ｉ０
２膜１Ｇの三層構造と、５ｉ０２膜２０ｚＰｚＯ５膜２
２及び５ｉ０２膜２４の三層構造とが、フォトレジスト
、エツチング処理を挟んで２回に亘って形成され、これ
らを総合した膜厚は２．５ないし３．５μ程度と成って
いる。
このようなパシベーションでは、フォトレジスト工程を
２回に亘って行う必要があり、製造価格が高くなるとと
もに、パシベーションが厚くなり過ぎ、半導体基板に歪
みを生じ、信頼性に乏しい等の欠点がある。
２回に亘って行う必要があり、製造価格が高くなるとと
もに、パシベーションが厚くなり過ぎ、半導体基板に歪
みを生じ、信頼性に乏しい等の欠点がある。
この発明は、半導体基板に歪み等を生しさせることなく
、信頼性を向上させたパシベーションを形成する半導体
装置の製造方法の提供を目的とする。
、信頼性を向上させたパシベーションを形成する半導体
装置の製造方法の提供を目的とする。
この発明は、拡散処理の後、半導体基板の表面を全面的
にエツチング処理して洗浄し、その表面に低温度処理で
酸化膜を形成する工程を含むことを特徴とする。
にエツチング処理して洗浄し、その表面に低温度処理で
酸化膜を形成する工程を含むことを特徴とする。
以下、この発明を図面に示した実施例を参照して詳細に
説明する。
説明する。
第２図はこの発明の実施例を示し、第１図に示す部分と
同一部分には同一符号が付しである。図において、Ａは
拡散終了後の状態を示し、第１図Ａに示す状態に対応し
ている。この状態において、Ｂに示すように、半導体基
板２の表面を全面的にエツチング処理し、残留している
５ｉ０２からなる酸化膜１０を取り除く。この全面エツ
チングは、半導体基板２の表面の洗浄のため行い、化学
エツチング又は物理エツチングを用いることができる。
同一部分には同一符号が付しである。図において、Ａは
拡散終了後の状態を示し、第１図Ａに示す状態に対応し
ている。この状態において、Ｂに示すように、半導体基
板２の表面を全面的にエツチング処理し、残留している
５ｉ０２からなる酸化膜１０を取り除く。この全面エツ
チングは、半導体基板２の表面の洗浄のため行い、化学
エツチング又は物理エツチングを用いることができる。
次に、Ｃに示すように、低温度処理で酸化膜（Ｓｉｔ）
ｚ）２６を形成し、この酸化膜２６の表面に、Ｄに示す
ように、ＣＶＤによりＰ２０ｓ Ｉ響２８を形成する。
ｚ）２６を形成し、この酸化膜２６の表面に、Ｄに示す
ように、ＣＶＤによりＰ２０ｓ Ｉ響２８を形成する。
この場合、Ｐ２ ｏｓ層２８ば１７，０００ないし２０
，０００人程度とし、３Ａａ度は工ないし３％とする。
，０００人程度とし、３Ａａ度は工ないし３％とする。
そして、アニールを９００ないし１ 、０００°Ｃ下で
１時間程度行う。
１時間程度行う。
次に、已に示すように、コンタクトを形成する部分に開
口３０を形成し、この開口３０にメタル蒸着によりコン
タクトを形成する。
口３０を形成し、この開口３０にメタル蒸着によりコン
タクトを形成する。
このような製造方法によれば、半導体基板２の表面を全
面エツチングするため、拡ｆｌ＆で汚染したＳｉＯ２が
取り除かれ、強いパシベーションを形成することができ
、信頼性が向上する。
面エツチングするため、拡ｆｌ＆で汚染したＳｉＯ２が
取り除かれ、強いパシベーションを形成することができ
、信頼性が向上する。
このようなパシベーションを採用したツェナーダイオー
ドの信頼性試験の結果について説明する。
ドの信頼性試験の結果について説明する。
第３図は信頼性試験に用いる試験回路を示し、基準電源
３２に抵抗３４を介してツェナーダイオード３６が接続
されている。即ち、試験は、ツェナーダイオード３６で
の消費電力Ｗｒが７５０ｍＷに成るように試験回路を開
整して行い、０〜１，０００時間Ｈ４ｒ）を経過したツ
ェナーダイオード３６の劣化状態を電流１ｒの変化とし
て測定しゾこ。試験には前記パシベーションを採用した
ものと、比較のため第１図に示す従来のパシベーション
を用いたものとを用いて、第４図はその試験結果を示し
、特性Ａは本発明に係るツェナダイオ−１：、特性Ｂは
従来のツェナダイオードである。この発明に係るツェナ
ダイオードでは、電流１ｒの変化が微小であり、信頼性
が向上していることが理解できる。
３２に抵抗３４を介してツェナーダイオード３６が接続
されている。即ち、試験は、ツェナーダイオード３６で
の消費電力Ｗｒが７５０ｍＷに成るように試験回路を開
整して行い、０〜１，０００時間Ｈ４ｒ）を経過したツ
ェナーダイオード３６の劣化状態を電流１ｒの変化とし
て測定しゾこ。試験には前記パシベーションを採用した
ものと、比較のため第１図に示す従来のパシベーション
を用いたものとを用いて、第４図はその試験結果を示し
、特性Ａは本発明に係るツェナダイオ−１：、特性Ｂは
従来のツェナダイオードである。この発明に係るツェナ
ダイオードでは、電流１ｒの変化が微小であり、信頼性
が向上していることが理解できる。
なお、実施例ではツェナダイオードについて説明したが
、この発明は他の素子、集積回路等にも適用できる。
、この発明は他の素子、集積回路等にも適用できる。
以上説明したようにこの発明によれば、半導体基板の表
面を全面的にエツチングし、汚染された酸化膜を取り除
いた後、低温度下で酸化膜を形成するため、強いパシベ
ーションが形成され、信頼性を向上させることができる
。
面を全面的にエツチングし、汚染された酸化膜を取り除
いた後、低温度下で酸化膜を形成するため、強いパシベ
ーションが形成され、信頼性を向上させることができる
。
第１図は従来のパシベーション工程を示す説明図、第２
図はこの発明の半導体装置の製造方法の実施例を示す説
明図、第３図は信頼性試験回路を示す回路図、第４図は
試験結果を示す特性説明図である。 ２・・・半導体基板、２６・・・酸化膜。 第１ ２ ４ り 第 （Ｃ） ２ ４ ６ （Ｅ） ２ ４ ｔ）
図はこの発明の半導体装置の製造方法の実施例を示す説
明図、第３図は信頼性試験回路を示す回路図、第４図は
試験結果を示す特性説明図である。 ２・・・半導体基板、２６・・・酸化膜。 第１ ２ ４ り 第 （Ｃ） ２ ４ ６ （Ｅ） ２ ４ ｔ）
Claims (1)
- 拡散処理の後、半導体基板の表面を全面的にエツチング
処理して洗浄し、その表面に低温度処理で酸化膜を形成
する工程を含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111426A JPS603127A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111426A JPS603127A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603127A true JPS603127A (ja) | 1985-01-09 |
Family
ID=14560879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111426A Pending JPS603127A (ja) | 1983-06-21 | 1983-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603127A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825480A (ja) * | 1971-08-04 | 1973-04-03 | ||
| JPS4968670A (ja) * | 1972-11-06 | 1974-07-03 |
-
1983
- 1983-06-21 JP JP58111426A patent/JPS603127A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825480A (ja) * | 1971-08-04 | 1973-04-03 | ||
| JPS4968670A (ja) * | 1972-11-06 | 1974-07-03 |
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