JPS6037148A - 半導体装置の製造法 - Google Patents

半導体装置の製造法

Info

Publication number
JPS6037148A
JPS6037148A JP14497983A JP14497983A JPS6037148A JP S6037148 A JPS6037148 A JP S6037148A JP 14497983 A JP14497983 A JP 14497983A JP 14497983 A JP14497983 A JP 14497983A JP S6037148 A JPS6037148 A JP S6037148A
Authority
JP
Japan
Prior art keywords
layer
insulating film
layer wiring
hole
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14497983A
Other languages
English (en)
Inventor
Hidekazu Takahashi
英一 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Microcomputer Engineering Ltd filed Critical Hitachi Ltd
Priority to JP14497983A priority Critical patent/JPS6037148A/ja
Publication of JPS6037148A publication Critical patent/JPS6037148A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Local Oxidation Of Silicon (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造法、特に多層配線構造を有す
る半導体装置の耐湿性改善技術に関する。
〔背景技術〕
多層配線構造を有する半導体装置を製造するにあたって
は、第1図、第2図を参照し、シリコン結晶からなる半
導体基体10表面に半導体素子2を形成した後、半導体
素子2上の表面酸化膜2aの一部をホトエッチしてコン
タクト部を開けた後この半導体素子2に接続するアルミ
ニウムよりなる第1層配線3を形成し、この第1層配線
3を覆うシリコン酸化物(Stow)等よりなる眉間絶
縁膜(又は第1層絶縁膜)4を形成し、この層間絶縁膜
4上に第2層配線5を形成し、さらにこの上を覆う保護
用絶縁膜(又は第2層絶縁膜)6を形成している。
各配線3,5は′マスク技術によるバターニングエッチ
により形成されるが、この配線を覆う絶縁膜にスルーホ
ール(透孔)を開けるためには配線と並べてアルミニウ
ムのマスクガイド°を設けておき、このガイドにスルー
ホールを開けるためのマスクのガイドパターンを合わせ
る必要がある。
これまでは、例えば第1図、第2図に示すように、各層
(第1層及び第2層の配線3,5、第1層及び第2層の
絶縁膜4,6)の相互のパターン位置合わせのためのマ
スクガイドGA、GBをスクラブ領域7に接する領域で
全層同じパターンの領域8内に配置しである。ところで
、最上層となる保護用絶縁膜(例えば第2層絶縁膜)6
にポンディングパッド用のスルーホール9の位置合わせ
のために形成されるアルミニウムよりなるマスクガイド
GBは、第2層配線5と同じアルミニウム層を用いて層
間絶縁膜(第1層絶縁膜)4の上に形成する。そして、
この上に第2層絶縁膜6を形成してスルーホール9のた
めのマスクについているガイドパターンを上記マスクガ
イドに合わせホトエッチ処理する。この時、スルーホー
ル9と同時にマスクガイドGB上の第2層絶縁膜にもガ
イドパターン形状の透孔1oが開いてしまい、パッケー
ジング後封止樹脂体からの水分が上記透孔1゜から入り
やすくなる。
このような保護用絶縁膜のガイドパターン透孔10から
浸入した水分が第1層と第2層の絶縁膜の隙間を通って
アルミニウムよりなる第2層配線5を腐食し、半導体製
品不良を引き起こすという問題点が生ずるということが
本出願人の行なった信頼度試験等により明らかとされた
〔発明の目的〕
本発明は上記した問題を解決するためになされたもので
あり、その目的とするところは、耐湿性の改善した半導
体装置の製造法の提供にある。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基体上にアルミニウムよりなる第1層
配線を形成し、第1層配線上に第1層絶縁膜を形成し、
第1層絶縁膜に透孔な開け、この第1層絶縁膜上に上記
透孔を通して第1層配線に接続するアルミニウムよりな
る第2層配線を形成し、この第2層配線を覆うように第
2層絶縁膜を形成し、この第2層絶縁膜に透孔を開けて
第2層配線の一部を露出する半導体装置の製造法であっ
て、第1層絶縁膜の透孔と第1層配線との位置合わせの
ための第1のマスクガイドを第1層配線と同時に形成し
、第2層絶縁膜の透孔と第2層配線との位置合わせのた
めの第2のマスクガイドを第1のマスクガイドを基準に
してこれと離れた位置の第1層絶縁膜上に第2層配線と
同時に形成することにより、少なくとも第2層絶縁膜の
ガイドパターンによる透孔は第2層配線から充分に離れ
た位置に形成することができ、透孔な通しての水分の浸
入から第2層配線の腐食を防止することができる。
〔実施例〕
第3図乃至第6図は、本発明の一実施例であって、2層
配線構造を有する半導体装置の製造プロセスの一部をマ
スクガイド近傍部分について示す工程断面図である。
(1)第3図に示すようにシリコン結晶からなる半導体
基体1の主表面に公知の選択的不純物拡散技術により半
導体素子となる領域2を形成し、半導体基体10表面酸
化膜(SiQ□)11の一部をホトエッチしてコンタク
ト部を開けた後、アルミニウムを蒸着し、パター二/グ
エッチにより上記素子となる領域に接続する第1層配線
3を形成すると同時に同じマスクを用いて第1のマスク
ガイドGA、’、GA2 、GA、を表面酸化膜11上
に形成する。この第1のマスクガイドのうちGA、。
GA2 、GA、は任意の位置に設けてよいが、GA。
は上層に形成される第2層配線から充分に離れた位置(
例えば40μm8度)に形成するものとする。
(2) 全面に気相化学堆積(CVD)法によるシリコ
ン酸化物(SiQ□)又は、リンシリケートガラス(P
SG)を堆積して、第1層絶縁膜(又は眉間絶縁膜)4
を形成し、次いでホトエッチを行い第4図に示すように
第1層絶縁膜4の一部にスル−ホール12を開ける。こ
のスルーホール12は第1層配線3とこの上に設ける第
2層配線との接続のためのものである。このスルーホー
ル12と第1層配線3との相互位置合わせのためにマス
クガイド位置等が使用されるが、このマスク位置合合わ
せの際にマスク側のガイドパターンにより第1のマスク
ガイドGA、、GA、上の第1層絶縁膜4に小スルーホ
ール(透孔)13が開けられる。
(3)全面にアルミニウムを蒸着し、第5図に示すよう
にパターニングエッチを行って第1層絶縁膜4上に第2
層配線5を形成すると同時に同じマスクを用いて第2の
マスクガイドGB、、GB、。
GB、を第1層絶縁膜4又は、第1のガイドマスク上に
形成する。この第2のマスクガイドのうちGB、、GB
、は第1のマスクガイドGA、、GA。
上にそれぞれ位置合わせするように設けられる。
(4)全面にCVD・SiQ、又はPSGを堆積して第
2層絶縁膜(保護用絶縁膜)6を形成し、次いでホトエ
ッチを行い、第6図に示すように第2層絶縁膜6の一部
にボンディングパツド14のためのスルーホール9を開
しする。このスルーホール9と第2層配線5との相互位
置合わせのために第2のマスクガイドGB、が用いられ
る。このマスク位置合わせの際にマスク側のガイドパタ
ーンにより第2のマスクガイド部近傍上の第2層絶縁膜
6に小透孔15があけられる。しかし、他の第2のマス
クガイドGB、、GB、上には透孔はMlられない。G
B、は、第2層配線と光分離れた位置(例えばp−40
μm以上)に形成する。
第7図は上記プロセスで得られた半導体装置のポンディ
ングパッド部、マスクガイド部近傍の形態を示す斜視図
である。
前記ボンディングパツド部14上には金ワイヤがボンデ
ィングされ外部のリードと接続され、最後にレジンモー
ルドによるパッケージングがなされて半導体装置が完成
する。
〔効果〕
以上実施例で述べた本発明によれば、下記の理由で前記
目的が達成できる。
第2層絶縁膜にあげるスルーホールと第2層配線の位置
合わせのマスクガイドを第1層絶縁膜にあけるスルーホ
ールと第1層配線との位置合わせのためのマスクガイド
からずらせることにより、マスクガイドによって生ずる
第2層絶縁膜の透孔な第2層配線から離れた位置に形成
することができ、この透孔よりの水の浸入から第2層配
線の腐食を阻止することができて耐湿性の向上した信頼
性のある半導体装置が得られる。
なお、この発明ではマスクガイド位置が2個所になるが
、マスクパターンの一部を変えるだけでプロセス自体は
変更されない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、マスクガイド
の数や形状は必要に応じてかえることができる。
〔利用分野〕
本発明は多層配線構造をもつ半導体装置一般に適用でき
るが、特に無機2JVx絶縁膜を使用した樹脂パッケー
ジ型半導体装置、たとえばショットキバリアダイオード
Oトランジスタ・トランジスターロジック(SBDT’
rL)に適用して有効である。
本発明はまた通信工業用ICに応用することができる。
【図面の簡単な説明】
第1図は、2層構造を有する半導体装;現の一例を示す
一部平面図である。 第2図しλ同じくその一部断面図である。 第3図乃至第6図は、本発明の一実施例であって2層構
造を有する半導体装置の製造プロセスを示す工程断面図
である。 第7図は、本発明の一実施例である半導体装置の一部斜
視図である。 1・・・半導体基体(シリコン結晶)、2・・・半導体
素子、2a・・・表面酸化膜(S’ox)、3・・・第
1層配線(アルミニウム)、4・・・層間絶縁膜(第1
層絶縁膜)、5・・・第2層配線(アルミニウム)、6
・・・保護用絶縁膜(第2′層絶縁膜)、7・・・スク
ライブ領域、8・・・パターン領域、9・・・スルーホ
ール(ポンディングパッド部)、10・・・小透孔、1
1・・・表面酸化膜(8102)、12・・・スルーホ
ール、13・・・小スルーホール(小透孔)、14・・
・ポンディングパッド、15・・・小透孔。GA、、G
A、。 GA3・・・第1のマスクガイド、GB、、GB、。 GBs・・・第2のマスクガイド。 第 1 図 第2濶 / σ 第 3 図 第 6 図

Claims (1)

  1. 【特許請求の範囲】 1、半導体基体上にアルミニウムよりなる第1層配線を
    形成し、第1層配線上に第1層絶縁膜を形成し、第1層
    絶縁膜に透孔な開け、この第1層絶縁膜上に上記透孔な
    通して第1層配線に接続するアルミニウムよりなる第2
    層配線を形成し、この第2層配線を覆うように第2層絶
    縁膜を形成し、この第2層絶縁膜に透孔を開けて第2層
    配線の一部を露出する半導体装置の製造法であって、第
    1層絶縁膜の透孔と第1層配線との位置合わせのための
    第1のマスクガイドを第1層配線と同時に形成し、第2
    層絶縁膜の透孔と第2層配線との位置合わせのための第
    2のマスクガイドを第1のマスクガイドを基準にしてこ
    れと離れた位置の第1層絶縁膜上に第2層配線と同時に
    形成することを特徴とする半導体装置の製造法。 2、第2のマスクガイドは第2層配線から少な(とも4
    0μm以上離れた位置に設ける特許請求の範囲第1項記
    載の半導体装置の製造法。
JP14497983A 1983-08-10 1983-08-10 半導体装置の製造法 Pending JPS6037148A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14497983A JPS6037148A (ja) 1983-08-10 1983-08-10 半導体装置の製造法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14497983A JPS6037148A (ja) 1983-08-10 1983-08-10 半導体装置の製造法

Publications (1)

Publication Number Publication Date
JPS6037148A true JPS6037148A (ja) 1985-02-26

Family

ID=15374651

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14497983A Pending JPS6037148A (ja) 1983-08-10 1983-08-10 半導体装置の製造法

Country Status (1)

Country Link
JP (1) JPS6037148A (ja)

Similar Documents

Publication Publication Date Title
KR100393140B1 (ko) 반도체 장치
JPH0373136B2 (ja)
JP2647188B2 (ja) 半導体装置の製造方法
JPH0695517B2 (ja) 半導体装置
JPS6037148A (ja) 半導体装置の製造法
JPS6035515A (ja) 半導体装置の製造法
JPS6035525A (ja) 半導体装置
JPS6180836A (ja) 多層配線を有する半導体装置
JPS62245655A (ja) 半導体装置
JPH0462176B2 (ja)
JP2570457B2 (ja) 半導体装置
JP2770390B2 (ja) 半導体装置
JP2001007113A (ja) 半導体装置
JPS5974651A (ja) 半導体装置
JP3548462B2 (ja) 半導体装置及びその製造方法
JPS60109240A (ja) 半導体装置およびその製造法
JPH03159125A (ja) 半導体装置
JPH02183536A (ja) 半導体装置
JPS61128546A (ja) 半導体装置
JPH0340449A (ja) 集積回路を有する半導体装置
JPH0732193B2 (ja) 半導体装置
JPH04109654A (ja) 半導体装置及びその製造方法
KR940004418B1 (ko) 반도체장치 및 그 제조방법
JP2505003Y2 (ja) 半導体装置
JPS62237748A (ja) 半導体装置の製造方法