JPS6038868B2 - 半導体パツケ−ジ - Google Patents

半導体パツケ−ジ

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JPS6038868B2
JPS6038868B2 JP56177888A JP17788881A JPS6038868B2 JP S6038868 B2 JPS6038868 B2 JP S6038868B2 JP 56177888 A JP56177888 A JP 56177888A JP 17788881 A JP17788881 A JP 17788881A JP S6038868 B2 JPS6038868 B2 JP S6038868B2
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  • Die Bonding (AREA)
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Description

【発明の詳細な説明】 川 発明の技術分野 本発明は半導体装置用セラミック・パッケージの構造に
係り、特に該セラミック・パッケージに於けるチップ挿
入用凹部（チップ・キャビティ）位置認識マークの構造
に関する。
■ 技術の背景 半導体集積回路（ＩＣ）の高集積化に伴い、そのチップ
サイズは大型になる額向にある。
然し半導体メモリ素子等に於ては集積度が増しチップが
大型化しても、パッケージのピン数は必ずしも増えない
。従って集積度のより高いメモリ・チップを従来のパッ
ケージに搭載し、従来素子との互換性を持たせることは
、計算機システム等の規模増大に伴なうシステムの大型
化を避けるうえで重要なことである。一方半導体装置用
セラミック・パッケージに於ては公知のように半導体チ
ップはチップ・キャビティ内に搭載されるが、このチッ
プ・キャビティの大きさはパッケージの型格（大きさ）
により自ずから限界を生ずる。従って従来のパッケージ
により高集積度のメモリ・チップを搭載する際には、チ
ップ・キャビティのチップに対する余裕寸法が極めて少
なくなる。そこでこのような場合には、ＴＶカメラ等を
用いてチップ・キャビティ位置を正確に認識しながらチ
ップの搭載がなされる。そして上記チップキヤビテイ位
置の認識は、通常特に設けた認識マークによってなされ
る。‘３’従来技術と問題点 上記キャビティ位置認識マークの配設構造には従釆次の
二種類があった。
即ち第１の構造は第１図ａに示す上面図のように、キャ
ビティ位置認識マークＭをチップキャビティＣ内に設け
る構造である（図中Ｓ３は第３のセラミック板、ＷＢは
配線接続領域）。そして該構造を有するパッケージは第
１図ｂに示す工程説明図のように、第１のセラミック板
（グリーン・シート）１上にキャビティ位置認識マーク
Ｍを有し、メタラィズ層からなるチップ・ステージ２を
印刷形成し、該第１のセラミック板１上に同じくメタラ
ィズ層からなる内部配線３が印刷形成され、チップ・キ
ャビティＣとなるチップ挿入窓４が打ち抜かれた第２の
セラミック板（グリーン・シート）５を重ね、更にその
上にチップ。キャビティＣ及び配線接続領域ＷＢを表出
する窓６を有する第３のセラミック板（グリーン・シー
ト）７を重ねて焼成せしめることにより形成される。従
って該第１の構造に於てはチップ・キャピティＣの位置
と認識マークＭとの相対位置間には、チップ・ステージ
２印刷時の位置ずれ、第１のセラミック板１と第２のセ
ラミック板５の重ね合わせの位置ずれ等に起因する土０
．２〔側〕程度の誤差が生ずる。又第２の構造は第２図
に示す上面図に示すように配線接続領域ＷＢにキャビテ
ィ位置認識マークＭを設けた構造である。
そして該構造に於ては、第２のセラミック板５に内部配
線３を印刷形成する際、同時に位置認識マークＭを印刷
形成し、然る後チップ・キャビティＣとなるチップ挿入
窓４が打ち抜かれる。（図中７は第３のセラミック板）
従って該第２の構造に於てはパターン印刷工程と窓打抜
き工程間の位置合わせ誤差によって、チップ・キャビテ
ィＣの位置と認識マ−クＭの相対位置間に±０．１〔側
〕程度の誤差が生ずる。上記のように従釆構造に於ては
、チップ・キャビティ位置とチップ・キャビティ位置認
識マークの間に士０．１〜０．２〔肋〕程度の位置誤差
を生ずるために、チップ・キャビティ内に搭載されるチ
ップの大きさは、該誤差の分だけ小さく制限されるとい
う問題があった。■ 発明の目的 本発明は上記問題点に鑑み、チップ・キャビティ位置に
対して位置誤差なく形成することができるチップ・キャ
ビティ位置認識マークの配設構造を提供する。
‘５１ 発明の構成 本発明は、上面にチップ・ステージを有する第１のセラ
ミック板と、前記第１のセラミック板のチップ・ステー
ジを表出するチップ挿入窓を有し且つ上面に内部配線が
形成された第２のセラミック板と、前記第２のセラミッ
ク板のチップ挿入窓及びその周辺部の配線接続領域を表
出する窓を有する第３のセラミック板とが順次積層され
てなる半導体パッケージにおいて、前記第３のセラミッ
ク板の窓によって表出される前記第２のセラミック板に
おける配線接続領域面に、該第２のセラミック板を形成
するに際して前記チップ挿入窓打抜きと同時に同一型に
よって刻印した、該チップ挿入窓の位置を認識するため
の基準点となるチップ挿入窓位置認識マークを設けてな
ることを特徴とする。
【６’発明の実施例 以下本発明を一実施例について、第３図に示す上面図ａ
及びＡ−Ａ′矢視断面拡大図ｂ、第４図に示すパッケー
ジ本体構成図を用いて詳細に説明する。
本発明の半導体パッケージは例えば第３図ａの上面図及
び第３図ｂのＡ−Ａ′矢視断面図に示すように、上面に
メタラィズ層からなるチップ・ステージ１１が形成され
た第１のセラミック板（グリーン・シート）１２と、上
面にメタライズ層からなる内部配線１３が形成されてお
り、且つチップ・キャビティを構成するチップ挿入窓１
４及びチップ・キャピティ位置認識穴１５ａ，１５ｂが
同時に同一型によって打抜かれた第２のセラミック板（
グリーン・シート）１６と、前記チップ挿入窓１４及び
その周辺の内部配線配設面即ち配線接続（ワイヤ・ボン
ディング）領域を表出する窓１７を有し、且つ上面の前
記窓の周囲にメタラィズ層からなるキャップろう付け枠
１８が形成された第３のセラミック板（グリーン・シー
ト）１９が順次積層されその本体が構成されている。
そして該パッケージ本体の対向する二側面にはこれら側
面上に延出された内部配線上に銀（Ａｇ）ろう等のろう
材２０１こより外部リード２１が固着されてなっている
。なお前記キャビテイ位置認識穴１５ａ，１５ｂは配線
接続領域内に設けられ、一般的には図示のように対角線
方向に配設するのが有利である。又キャビティ位置認識
マークは上記丸孔に限らず方形の穴でも良く、更に又必
ずしも貫通穴である必要はない。又該パッケージに於て
、チップ・ステージ１１、内部配線１３、外部リ−ド２
１等の表出面には金（Ａｕ）メッキ等が施される。上記
実施例の半導体パッケージ本体の構成を更に詳しく示し
たのが第４図である。
即ち上記パッケージ本体は、スクリーン印刷等により形
成されたメタラィズ層からなり、側面に延出された配線
を有するチップ・ステージ１１を上面に有し、且つ対向
す二側面に外部リードろう付け用メタラィズ層２２を有
する従来構造の第１のセラミック板（グリーン・シート
）１２を下層に有する。そして従来通り上面にメタラィ
ズ層からなる内部配線１３がスクリーン印刷等により形
成されており、チップ挿入窓１４が打抜かれる際に、本
発明の特徴である０．２〜０．４〔仰ぐ〕程度のチップ
・キャビティ位置認識穴（チップ・挿入窓位置認識穴）
１５ａ，１５ｂが同一型で同時に打抜かれた第２のセラ
ミック板（グリーン・シート）１６を中間層に有する。
そして前記チップ挿入窓１４及びその周辺部の配線接続
（ワイヤ・ボンディング）領域を表出する窓１７を有し
、上面にメタラィズ層からなるキャップろう付け枠１８
を有する従来同様の構造の第３のセラミック板（グリ−
ン・シート）１９を最上層に有してなっている。‘７｝
発明の効果 上記のように本発明を適用した半導体パッケ−ジに於て
は、チップ・挿入窓１４貝０ちチップ・キャビティとチ
ップ・キヤビテイ位置認識穴１５ａ，１５ｂが同一型に
よって同時に打抜かれる。
従ってチップ・キャビティとチップ・キャビティ位置認
識穴との間に相対位置のずれを生じないので、チップの
自動ボンディングに際してチップ・キャビティ位置認識
穴の位置をＴＶカメラ等で検出することによりチップ・
キャビティ位置を正確に認識することが可能である。又
本発明の構造に於てはチップ・キャピティ位置認識マー
クを穴（刻印）によって構成しているので、ＴＶカメラ
等による検出感度が高く正確な位置検出ができる。
なお本発明は、上記デュアル・ィンラィン型に限らず、
ＬＣＣ（仏ａｄｌｅｓｓＣｈｉｐＣａｎｉｅｒ）一辺方
向或るし・は四辺方向に外部リードを有するパッケージ
や、底面に外部リードを有するプラグ・ィン・タイプの
パッケージにも適用できる。
以上説明したように本発明によれば、半導体パッケージ
におけるチップキャピティ位置の正確な認識が出釆、チ
ップキャビテイの大きさに近い大きさを有する大型のチ
ップを自動チップボンディング装置によって該半導体パ
ッケージ内に搭載することが可能になる。
従って半導体集積回路装置の高密度高集積化が図れる。
【図面の簡単な説明】
第１図は一従来構造の上面図ａ及び工程説明図ｂ、第２
図は他の従来構造の上面図、第３図は本発明の一実施例
に於ける上面図ａ及びＡ−Ａ′失視断面図ｂ、第４図は
上記一実施例に於けるパッケージ本体構成図である。 図に於て、１１はチップ・ステージ、１２は第１のセラ
ミック板、１３は内部配線、１４はチップ挿入窓、１５
ａ，１５ｂはチップ・キヤビテイ位置認識穴、１６は第
２のセラミック板、１７はチップ挿入窓及び配線接続領
域を表出する窓、１８はキャップろう付け枠、１９は第
３のセラミック板、２０はろう材、２１は外部リードを
示す。 ※′図斧乙図 そう図 矛子図

Claims (1)

    【特許請求の範囲】
  1. １ 上面にチツプ・ステージを有する第１のセラミツク
    板と、前記第１のセラミツク板のチツプ・ステージを表
    出するチツプ挿入窓を有し且つ上面に内部配線が形成さ
    れた第２のセラミツク板と、前記第２のセラミツク板の
    チツプ挿入窓及びその周辺部の配線接続領域を表出する
    窓を有する第３のセラミツク板とが順次積層されてなる
    半導体パツケージにおいて、前記第３のセラミツク板の
    窓によつて表出される前記第２のセラミツク板における
    配線接続領域面に、該第２のセラミツク板を形成するに
    際して前記チツプ挿入窓打抜きと同時に同一型によつて
    刻印した、該チツプ挿入窓の位置を認識するための基準
    点となるチツプ挿入窓位置認識マークを設けてなること
    を特徴とする半導体パツケージ。
JP56177888A 1981-11-06 1981-11-06 半導体パツケ−ジ Expired JPS6038868B2 (ja)

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