JPS6040206B2 - 増幅装置 - Google Patents
増幅装置Info
- Publication number
- JPS6040206B2 JPS6040206B2 JP51139829A JP13982976A JPS6040206B2 JP S6040206 B2 JPS6040206 B2 JP S6040206B2 JP 51139829 A JP51139829 A JP 51139829A JP 13982976 A JP13982976 A JP 13982976A JP S6040206 B2 JPS6040206 B2 JP S6040206B2
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- JP
- Japan
- Prior art keywords
- capacitor
- circuit
- power supply
- supply voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は、増幅装置に関し、特に集積化に通した構成の
増幅装置に関する。
増幅装置に関する。
ＩＣチップに於ては、ダィオ−ド、トランジスタの占め
る面積は抵抗、キャパシタのそれよりづ、さいのでなる
べくダイオード、トランジスタを用いるようにしている
。
る面積は抵抗、キャパシタのそれよりづ、さいのでなる
べくダイオード、トランジスタを用いるようにしている
。
集積化に通した増幅装置の１例を第１図に示す。
この回路において、抵抗Ｒ，及びダイオードＤ，，Ｄ２
は互いに直列に接続されており、ダイオードＤ，，Ｄ２
の両端には順方向電圧降下が生じ、この電圧は電源電圧
の変動に拘らず一定である故、抵抗Ｒ，及びダイオード
Ｄ，，Ｄ２は定電圧発生回路を構成する。この定電圧発
生回路の定電圧出力はトランジスタＱ４，Ｑ５のベース
に供給され、トランジスタＱ，Ｑ５及び抵抗Ｒ６，Ｒ７
は各々定電流発生回路を構成する。トランジスタＱ，，
Ｑ２は菱動増幅器を礎成する。
は互いに直列に接続されており、ダイオードＤ，，Ｄ２
の両端には順方向電圧降下が生じ、この電圧は電源電圧
の変動に拘らず一定である故、抵抗Ｒ，及びダイオード
Ｄ，，Ｄ２は定電圧発生回路を構成する。この定電圧発
生回路の定電圧出力はトランジスタＱ４，Ｑ５のベース
に供給され、トランジスタＱ，Ｑ５及び抵抗Ｒ６，Ｒ７
は各々定電流発生回路を構成する。トランジスタＱ，，
Ｑ２は菱動増幅器を礎成する。
トランジスタＱ６，Ｒ７はいわゆるミラー回路を構成す
る。トランジスタＱ３は増幅回路を構成しＲＮＦ，，Ｒ
ＮＦ２及びキャパシタＣＮＦは負帰還回路を構成する。
抵抗Ｒ２，Ｒ３はバイアス回路を構成し入力信号は直流
カット用のキャパシタＣＩＮを介してトランジスタＱ，
のベースに供給される。増幅器の出力はキャパシタＣｏ
ｕＴ及びミューティングスィッチＳＷを経て出力させる
。ミューテイングスィッチＳＷは抵抗Ｒ８を介して充電
させるキャパシタＣ，の両端電圧がッェナーダィオード
ＤｚとトランジスタＱのベースェミッタ間電圧により定
まる電圧以上になると導適するトランジスタＱによって
励磁されるコイルＲＬ‘こよって開閉動作される。上記
した増幅装置において、電源電圧の遮断時に、ダイオー
ドＤ，，Ｄ２の両端電圧は電源電圧十Ｂが例えば１．４
Ｖ程度に降下するまで保持される故差動増幅回路等にお
ける諸素子間に於いて電位のアンバランスが生じる一方
、スイッチＳＷはキャパシタＣ，の放電時間中保持され
る放出力端にポップ音の原因となるノイズが発生する。
る。トランジスタＱ３は増幅回路を構成しＲＮＦ，，Ｒ
ＮＦ２及びキャパシタＣＮＦは負帰還回路を構成する。
抵抗Ｒ２，Ｒ３はバイアス回路を構成し入力信号は直流
カット用のキャパシタＣＩＮを介してトランジスタＱ，
のベースに供給される。増幅器の出力はキャパシタＣｏ
ｕＴ及びミューティングスィッチＳＷを経て出力させる
。ミューテイングスィッチＳＷは抵抗Ｒ８を介して充電
させるキャパシタＣ，の両端電圧がッェナーダィオード
ＤｚとトランジスタＱのベースェミッタ間電圧により定
まる電圧以上になると導適するトランジスタＱによって
励磁されるコイルＲＬ‘こよって開閉動作される。上記
した増幅装置において、電源電圧の遮断時に、ダイオー
ドＤ，，Ｄ２の両端電圧は電源電圧十Ｂが例えば１．４
Ｖ程度に降下するまで保持される故差動増幅回路等にお
ける諸素子間に於いて電位のアンバランスが生じる一方
、スイッチＳＷはキャパシタＣ，の放電時間中保持され
る放出力端にポップ音の原因となるノイズが発生する。
更に電源再投入時にコンデンサＣ，の放電が完了してい
ないとミューティング時間が不充分となりノイズが出力
端子に生ずる可能性がある。更に、電源遮断時、キャパ
シタＣ。ＵＴに残っている電荷はトランジスタＱ４，Ｑ
５を経て放電される故、キャパシタＣｏＵＴの存在によ
り、より大きなノイズが発生する。よって、本発明の目
的は、かかる従来の増幅装置の欠点を解消し、電源遮断
時、再投入時にポップ音の原因となるようなノイズの発
生をなくした増幅装置を提供することである。
ないとミューティング時間が不充分となりノイズが出力
端子に生ずる可能性がある。更に、電源遮断時、キャパ
シタＣ。ＵＴに残っている電荷はトランジスタＱ４，Ｑ
５を経て放電される故、キャパシタＣｏＵＴの存在によ
り、より大きなノイズが発生する。よって、本発明の目
的は、かかる従来の増幅装置の欠点を解消し、電源遮断
時、再投入時にポップ音の原因となるようなノイズの発
生をなくした増幅装置を提供することである。
以下、本発明を添付図面を参照して詳細に説明する。
第２図において、本発明の一実施例回路を示す。
この回路は、抵抗Ｒ，に並列なキャパシタＣｏＦＦと、
抵抗Ｒ，とダイオードＤ，との接続点Ａに抵抗Ｒ，３を
介して後続したベースを有するトランジスタＱ９を具備
している点以外は第１図の回路と同一である。トランジ
スタＱ９のェミツタはキヤパシタＣ，と抵抗Ｒ８との接
続点に接続し、コレクタは接地されている。第３図にお
いて、上記回路の電源電圧の遮断時における変化を実線
イで示し、Ａ点の電位変化を実線口で示す。
抵抗Ｒ，とダイオードＤ，との接続点Ａに抵抗Ｒ，３を
介して後続したベースを有するトランジスタＱ９を具備
している点以外は第１図の回路と同一である。トランジ
スタＱ９のェミツタはキヤパシタＣ，と抵抗Ｒ８との接
続点に接続し、コレクタは接地されている。第３図にお
いて、上記回路の電源電圧の遮断時における変化を実線
イで示し、Ａ点の電位変化を実線口で示す。
図から明らかに、電源電圧遮断時に於いて、電源電圧は
ゼロに向って降下するが、Ａ点の電位は直ちに負電位に
なり、キャパシタＣｏＦＦの放電と共にゼロに向って上
昇する。よって、トランジスタＱ４，Ｑ５は直ちにオフ
となり、キャパシタＣ。ＵＴの急放電はなく、トランジ
スタＱのオンによりキャパシタＣ，の電荷が直ちに放電
されスイッチＳＷは直ちに開放し、ポップ音の発生は防
止される。第４図に於いては、本発明の他の実施例回路
が示されている。
ゼロに向って降下するが、Ａ点の電位は直ちに負電位に
なり、キャパシタＣｏＦＦの放電と共にゼロに向って上
昇する。よって、トランジスタＱ４，Ｑ５は直ちにオフ
となり、キャパシタＣ。ＵＴの急放電はなく、トランジ
スタＱのオンによりキャパシタＣ，の電荷が直ちに放電
されスイッチＳＷは直ちに開放し、ポップ音の発生は防
止される。第４図に於いては、本発明の他の実施例回路
が示されている。
この回路は、定電圧発生回路がダイオードＤ４，Ｄ５及
び抵抗Ｒ．２からなる分圧回路の分圧と電源電圧の差を
ベース・ェミッタ間に受けて導適するトランジスタＱ，
。と、トランジスタＱ，ｏのコレクタ電流がＲ頃方向に
流れるように接続されたダイオードＤ，，Ｄ２とから構
成されている点が第２図の回路とは異なる。更に、キャ
パシタＣｏＦＦ上記分圧出力により充電されるように接
続されている。分圧回路の出力点Ｂはさらにトランジス
タＱ，．のェミッタに接続し、トランジスタＱ，．のベ
ースは抵抗Ｒ，ｏを介して電源線に接続している。トラ
ンジスタＱ，．のコレクタは抵抗Ｒ，．を介してトラン
ジスタ偽のベースに接続している。その他の部分は第２
図の回路と同一である。今、電源が遮断されると、電源
電圧は第５図の線イのように下降する。このとき、キヤ
パシタＣＯＦＦの放電に従って、点Ｂの電圧は線ハで示
す如く緩かに下降しトランジスタＱ，．，Ｑ９がオンと
なりキャパシタＣ，を直ちに放電する。一方、トランジ
スタＱ，ｏはオフとなり、トランジスタＱ４，Ｑ５もオ
フとなり、ノイズは発生せず、この間スイッチＳＷも速
かに開放し、ノイズが出力されることはない。以上説明
した如く、本発明によれば、簡単な構成で電源遮断時に
ポップ音等の原因となるノイズを発生しない増幅装置が
得られる。
び抵抗Ｒ．２からなる分圧回路の分圧と電源電圧の差を
ベース・ェミッタ間に受けて導適するトランジスタＱ，
。と、トランジスタＱ，ｏのコレクタ電流がＲ頃方向に
流れるように接続されたダイオードＤ，，Ｄ２とから構
成されている点が第２図の回路とは異なる。更に、キャ
パシタＣｏＦＦ上記分圧出力により充電されるように接
続されている。分圧回路の出力点Ｂはさらにトランジス
タＱ，．のェミッタに接続し、トランジスタＱ，．のベ
ースは抵抗Ｒ，ｏを介して電源線に接続している。トラ
ンジスタＱ，．のコレクタは抵抗Ｒ，．を介してトラン
ジスタ偽のベースに接続している。その他の部分は第２
図の回路と同一である。今、電源が遮断されると、電源
電圧は第５図の線イのように下降する。このとき、キヤ
パシタＣＯＦＦの放電に従って、点Ｂの電圧は線ハで示
す如く緩かに下降しトランジスタＱ，．，Ｑ９がオンと
なりキャパシタＣ，を直ちに放電する。一方、トランジ
スタＱ，ｏはオフとなり、トランジスタＱ４，Ｑ５もオ
フとなり、ノイズは発生せず、この間スイッチＳＷも速
かに開放し、ノイズが出力されることはない。以上説明
した如く、本発明によれば、簡単な構成で電源遮断時に
ポップ音等の原因となるノイズを発生しない増幅装置が
得られる。
第１図は従来の増幅装置を示す回路図、第２図は本発明
の一実施例を示す回路図、第３図は第２図の回路の一部
の電圧波形図、第４図は本発明の他の実施例、第５図は
第４図の回路の一部の電圧波形図である。 主な符号の説明、Ｑ，，Ｑ２・・・・・・差動増幅回路
を構成するトランジスタ、Ｑ，偽・・・・・・定電流回
路を構成するトランジスタ、Ｑ６，Ｑ７・・・・・・ミ
ラー回路を構成するトランジスタ、ＳＷ・・・…スイッ
チ、ＲＬ・・・・・・コイル、Ｑ・・・・・・ミューテ
ィング回路を構成するトランジスタ。 努ノ図 叢２図 第３図 第４図 葛ｊ図
の一実施例を示す回路図、第３図は第２図の回路の一部
の電圧波形図、第４図は本発明の他の実施例、第５図は
第４図の回路の一部の電圧波形図である。 主な符号の説明、Ｑ，，Ｑ２・・・・・・差動増幅回路
を構成するトランジスタ、Ｑ，偽・・・・・・定電流回
路を構成するトランジスタ、Ｑ６，Ｑ７・・・・・・ミ
ラー回路を構成するトランジスタ、ＳＷ・・・…スイッ
チ、ＲＬ・・・・・・コイル、Ｑ・・・・・・ミューテ
ィング回路を構成するトランジスタ。 努ノ図 叢２図 第３図 第４図 葛ｊ図
Claims (1)
- 【特許請求の範囲】 １ 電源電圧が供給されると動作する負帰還を施した差
動増幅回路と、前記差動増幅回路に定電流を供給する定
電流源と、前記差動増幅回路の入力に直流電圧をバイア
スする直流バイアス回路と、前記増幅回路の出力端に第
１キヤパシタＣ＿Ｏ＿Ｕ＿Ｔを介して直列に挿入された
スイツチと、前記電源電圧の供給下にて充電される第２
キヤパシタＣ１と、前記第２キヤパシタの両端電圧が所
定値以上のとき前記スイツチを閉成せしめるスイツチ駆
動回路とを含む増幅装置であつて、オン状態のとき前記
第２キヤパシタの両端を短絡する短絡スイツチと、電源
電圧断の際暫時前記短絡スイツチをオンせしめると共に
前記定電流源を非活性化せしめる制御回路とからなるこ
とを特徴とする増幅装置。 ２ 前記短絡スイツチはコレクタ・エミツタが前記第２
キヤパシタの両端にそれぞれ接続されたトランジスタＱ
＿９より構成され、前記制御回路は前記電源電圧の供給
下にて充電される第３キヤパシタＣ＿Ｏ＿Ｆ＿Ｆを含み
、前記電源電圧が断となつたとき、前記第３キヤパシタ
内の蓄積電荷の放電によつて前記トランジスタが暫時オ
ンとなるように構成したことを特徴とする特許請求の範
囲第１項記載の増幅装置。 ３ 前記短絡スイツチは第１トランジスタＱ１１と、前
記第１トランジスタのオンによつてオンとなりコレクタ
・エミツタが前記第２キヤパシタの両端にそれぞれ接続
された第２トランジスタＱ＿９より構成され、前記制御
回路は前記電源電圧の供給下にて充電される第３キヤパ
シタＣ＿Ｏ＿Ｆ＿Ｆを含み、前記電源電圧が断となつた
とき前記第３キヤパシタ内の蓄積電荷の放電によつて前
記第１および第２のトランジスタが暫時オン状態となる
ように構成したことを特徴とする特許請求の範囲第１項
記載の増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51139829A JPS6040206B2 (ja) | 1976-11-20 | 1976-11-20 | 増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51139829A JPS6040206B2 (ja) | 1976-11-20 | 1976-11-20 | 増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5364450A JPS5364450A (en) | 1978-06-08 |
| JPS6040206B2 true JPS6040206B2 (ja) | 1985-09-10 |
Family
ID=15254444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51139829A Expired JPS6040206B2 (ja) | 1976-11-20 | 1976-11-20 | 増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040206B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022029310A (ja) * | 2020-08-04 | 2022-02-17 | 日清紡マイクロデバイス株式会社 | 演算増幅器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213512A (ja) * | 1982-06-04 | 1983-12-12 | Sanyo Electric Co Ltd | シヨツク音防止回路 |
| JPH0346577Y2 (ja) * | 1986-06-30 | 1991-10-02 |
-
1976
- 1976-11-20 JP JP51139829A patent/JPS6040206B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022029310A (ja) * | 2020-08-04 | 2022-02-17 | 日清紡マイクロデバイス株式会社 | 演算増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5364450A (en) | 1978-06-08 |
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