JPS604224A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS604224A JPS604224A JP58112008A JP11200883A JPS604224A JP S604224 A JPS604224 A JP S604224A JP 58112008 A JP58112008 A JP 58112008A JP 11200883 A JP11200883 A JP 11200883A JP S604224 A JPS604224 A JP S604224A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- psg
- heat
- treatment
- etching rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半４体素子の製造方法に関し、とくにリンガラ
ス層をイコする素子の製造方法に関するものである。
ス層をイコする素子の製造方法に関するものである。
ＭＯ８型電界効果トランジスタの通常の断面構造は第１
図のようになっている。即ち、Ｓｉ基板１１上にゲート
酸化膜２１が形成され、そのゲート酸化膜２工上にゲー
ト電極３１（例えばＭＯ又は多結晶Ｓｉ）が形成され、
このゲート電極３１をマスクとしてイオン注入によりゲ
ート酸化膜２１を介して８ｉ基板上にこの基板と反対の
膚通型の拡散層４１がソースおよびドレイン領域として
形成される。
図のようになっている。即ち、Ｓｉ基板１１上にゲート
酸化膜２１が形成され、そのゲート酸化膜２工上にゲー
ト電極３１（例えばＭＯ又は多結晶Ｓｉ）が形成され、
このゲート電極３１をマスクとしてイオン注入によりゲ
ート酸化膜２１を介して８ｉ基板上にこの基板と反対の
膚通型の拡散層４１がソースおよびドレイン領域として
形成される。
図の例ではｐ型の基板にゾ・１して、Ｎ型の例えばリン
ケイオン注入することによりペチャンネルのＭＯ８ＦＥ
Ｔが形成をれている。しがる後にリンをドープした５ｉ
ｏ２１莫５１（以下、ＰＳＧという）とドープ（しない
５ｉ０２膜６１とを順次気相成長等で形成する。これは
ゲート酸化膜中のイオン等を安定化させ、ＭＯ８特有の
Ｂ Ｔ処理でトランジスタ特性が変動するのを防ぐため
に一般に知らＪｌている技術である。次にＳ（ソース）
、 Ｊ） （ドレイン）及びＧ（ゲート）の各領域を
開孔しアルミニウム７１等の金属を被着して外部への電
気的接続を行なう。以上が公知の一般的なＭＯ８ＦＩＪ
Ｔの製造方法である。
ケイオン注入することによりペチャンネルのＭＯ８ＦＥ
Ｔが形成をれている。しがる後にリンをドープした５ｉ
ｏ２１莫５１（以下、ＰＳＧという）とドープ（しない
５ｉ０２膜６１とを順次気相成長等で形成する。これは
ゲート酸化膜中のイオン等を安定化させ、ＭＯ８特有の
Ｂ Ｔ処理でトランジスタ特性が変動するのを防ぐため
に一般に知らＪｌている技術である。次にＳ（ソース）
、 Ｊ） （ドレイン）及びＧ（ゲート）の各領域を
開孔しアルミニウム７１等の金属を被着して外部への電
気的接続を行なう。以上が公知の一般的なＭＯ８ＦＩＪ
Ｔの製造方法である。
ここで、マスク工程をできる限り減らし７て、州産性と
コストメリットを引き出すだめに、電極接続用のコンタ
クト窓の開孔は１回のＰ Ｈ，マスクエ程でＰ Ｓ ０
層５１とノンドープ５ｉＯｚ層６１とを同時に開孔する
弗酸系の湿式エツチングが使用される。しかしこの時、
下層のＰＳＧ層５１の方が上層のノンドープ８１０２層
６１よりエツチングレートが太きいため、第１図に示す
ように開孔部の断面は逆台形、すなわち下層のＰ Ｓ
０層５１か横方向に大きくエツチングされた形状金子し
、後で形成されるアルミニウム電極に段切れケ所が生じ
、素子の（Ｔｈ頼バＣを著しく低下させてい／こ。
コストメリットを引き出すだめに、電極接続用のコンタ
クト窓の開孔は１回のＰ Ｈ，マスクエ程でＰ Ｓ ０
層５１とノンドープ５ｉＯｚ層６１とを同時に開孔する
弗酸系の湿式エツチングが使用される。しかしこの時、
下層のＰＳＧ層５１の方が上層のノンドープ８１０２層
６１よりエツチングレートが太きいため、第１図に示す
ように開孔部の断面は逆台形、すなわち下層のＰ Ｓ
０層５１か横方向に大きくエツチングされた形状金子し
、後で形成されるアルミニウム電極に段切れケ所が生じ
、素子の（Ｔｈ頼バＣを著しく低下させてい／こ。
本発明の目的は、ＰＳ（）層とノンドープ５ｉｎ２層の
２１ｉ４＋４造の開孔工程で、開孔［０［而が逆台形に
ならない様な製法を提供することにある。
２１ｉ４＋４造の開孔工程で、開孔［０［而が逆台形に
ならない様な製法を提供することにある。
本発明は、ＰＳ（）層を形成した後、これを不活性ガス
疼囲気中で熱処理することをｌ時機とし、これによって
）’ Ｓ （＋の膜構造をち密化させたことである。こ
れにより、Ｐ２Ｏ層の非酸素エッチャントに対するエラ
チングレートラ、ノンドープ５Ｉ０２層のそれと同程度
にすることができ、マスク工程を増すことなく電極用開
孔ＪＣｍ形成することができる。
疼囲気中で熱処理することをｌ時機とし、これによって
）’ Ｓ （＋の膜構造をち密化させたことである。こ
れにより、Ｐ２Ｏ層の非酸素エッチャントに対するエラ
チングレートラ、ノンドープ５Ｉ０２層のそれと同程度
にすることができ、マスク工程を増すことなく電極用開
孔ＪＣｍ形成することができる。
以下本発明の一実施例について第２図を参照して説明す
る。
る。
本実施例ではＭ（ＪＳ Ｊ’ＥＴの製造方法の一例に於
て、Ｐ２Ｏ層を形成した後、この層ｆ６：１０００°Ｃ
のＮ２雰囲気中で１０〜２０分間の熱処理を施すことに
より、弗酸系エッチャントに対するエツチングレートが
６０００Ｘ／ｍｉｎから３０００Ｘ／ｍｉｎまで減少し
たＰ Ｓ ０層５１′が得られる。この層Ｃユその波形
成される上層のノンドーグＳｉＯ□６１のエツチングレ
ートとほぼ同根ＩＷとなる。従って、ＰＳＧｌｉａ５１
’の熱処理を行なった後にノンドープ５ｉＯｚを成長す
ることにより、上・下層のエツチングレートがほぼ等し
くなるため、次工程でのコンタクトｇの開孔時には、断
面形状はノンドープ８１０２層のみの場合と全く同様に
なる。従って、コンタクト部断面の逆台形形状によるア
ルミニウムの段切れの発生は生じない。しかも、開孔時
にはすでに横方向エツチングのないＰＳＧ層５１′が形
成されているため、１回のマスク工程で電極用開礼金形
成することができる。
て、Ｐ２Ｏ層を形成した後、この層ｆ６：１０００°Ｃ
のＮ２雰囲気中で１０〜２０分間の熱処理を施すことに
より、弗酸系エッチャントに対するエツチングレートが
６０００Ｘ／ｍｉｎから３０００Ｘ／ｍｉｎまで減少し
たＰ Ｓ ０層５１′が得られる。この層Ｃユその波形
成される上層のノンドーグＳｉＯ□６１のエツチングレ
ートとほぼ同根ＩＷとなる。従って、ＰＳＧｌｉａ５１
’の熱処理を行なった後にノンドープ５ｉＯｚを成長す
ることにより、上・下層のエツチングレートがほぼ等し
くなるため、次工程でのコンタクトｇの開孔時には、断
面形状はノンドープ８１０２層のみの場合と全く同様に
なる。従って、コンタクト部断面の逆台形形状によるア
ルミニウムの段切れの発生は生じない。しかも、開孔時
にはすでに横方向エツチングのないＰＳＧ層５１′が形
成されているため、１回のマスク工程で電極用開礼金形
成することができる。
以上述べた様に本発明による製法は、素子の信頼度の向
上に非常に有効であり、例として挙げたＭＯＳ ＰＥＴ
の場合のみならず、その他の半導体素子の製造方法にも
適用出来る。
上に非常に有効であり、例として挙げたＭＯＳ ＰＥＴ
の場合のみならず、その他の半導体素子の製造方法にも
適用出来る。
第１図は従来のＭＯＳ ＦＥＴベレットの断面図、第２
図は本発明の一実施１クリによるＮ＋Ｏ８ＦｇＴの断面
図である。 １１・・・・・・半導体基板（Ｐ型Ｓｉ）、２１・・・
・・・ゲート酸化膜、３１・・・・・・ゲート電極、４
１°・°°°°ソース及びドレイン領域、５１．５１’
・−・・・・Ｐ２Ｏ層、６１・・・・・−ノンドープ５
ｉＯｚ層、７１・・・・・・アルミ電極。 代理人 弁理士 内 原 日ｊ
図は本発明の一実施１クリによるＮ＋Ｏ８ＦｇＴの断面
図である。 １１・・・・・・半導体基板（Ｐ型Ｓｉ）、２１・・・
・・・ゲート酸化膜、３１・・・・・・ゲート電極、４
１°・°°°°ソース及びドレイン領域、５１．５１’
・−・・・・Ｐ２Ｏ層、６１・・・・・−ノンドープ５
ｉＯｚ層、７１・・・・・・アルミ電極。 代理人 弁理士 内 原 日ｊ
Claims (1)
- リンガラス戻とノンドープ５ｒａ２との２層構造を有す
る半導体装い゛の製造工程において、リンカラスＩＩＫ
を成長して後、これを熱処理し、その後その上にノンド
ープ５ｉ０２を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112008A JPS604224A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112008A JPS604224A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604224A true JPS604224A (ja) | 1985-01-10 |
Family
ID=14575650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112008A Pending JPS604224A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604224A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276231A (ja) * | 1988-09-13 | 1990-03-15 | Toshiba Corp | 化合物半導体装置とその製造方法 |
| US5077238A (en) * | 1988-05-18 | 1991-12-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device with a planar interlayer insulating film |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57177528A (en) * | 1981-04-24 | 1982-11-01 | Nec Corp | Manufacture of semiconductor device |
-
1983
- 1983-06-22 JP JP58112008A patent/JPS604224A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57177528A (en) * | 1981-04-24 | 1982-11-01 | Nec Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077238A (en) * | 1988-05-18 | 1991-12-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device with a planar interlayer insulating film |
| JPH0276231A (ja) * | 1988-09-13 | 1990-03-15 | Toshiba Corp | 化合物半導体装置とその製造方法 |
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