JPS6042528Y2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS6042528Y2 JPS6042528Y2 JP17173278U JP17173278U JPS6042528Y2 JP S6042528 Y2 JPS6042528 Y2 JP S6042528Y2 JP 17173278 U JP17173278 U JP 17173278U JP 17173278 U JP17173278 U JP 17173278U JP S6042528 Y2 JPS6042528 Y2 JP S6042528Y2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- circuit
- output
- preset
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
本考案はカウンタ回路、特に可変デユーティ信号発生回
路用カウンタ回路に関するものである。
路用カウンタ回路に関するものである。
オーディオ部の増幅回路の集積回路化が進むと共に、音
量等のボリュームも電子式ディジタルボリューム化の方
向に有るが、従来はマイクロコンピュータを用い、ソフ
トで機等をもたせるようにしたものが殆んどであった。
量等のボリュームも電子式ディジタルボリューム化の方
向に有るが、従来はマイクロコンピュータを用い、ソフ
トで機等をもたせるようにしたものが殆んどであった。
電子式ディジタルボリュームは一定周期の信号のデユー
ティを変え、その信号を積分回路に通す事により直流レ
ベルを変化せしめ、その直流レベルにより半導体可変抵
抗を制御する事により実現出来る。
ティを変え、その信号を積分回路に通す事により直流レ
ベルを変化せしめ、その直流レベルにより半導体可変抵
抗を制御する事により実現出来る。
本考案は可変デユーティ信号発生回路用に適し、簡単な
回路構成のカウンタ回路る提供することを目的とする。
回路構成のカウンタ回路る提供することを目的とする。
本考案によればカウンタと、このカウンタの出力を検出
する検出回路と、前記検出回路の出力信号を少なくとも
１ビツトシフトせしめるシフトレジスタとを具備し、前
記シフトレジスタの出力信号と、入力クロックとをゲー
ト回路に入力し、前記ゲート回路の出力は前記カウンタ
のプリセットイネーブル端子に接続されると共に、トグ
ルフリップフロップのクロック端子にも接続され、前記
トグルフリップフロップの出力信号はプリセット値の真
値、偽値の切換えを行なうプリセット値切換回路の切換
端子に接続された事を特徴とするカウンタ回路が得られ
る。
する検出回路と、前記検出回路の出力信号を少なくとも
１ビツトシフトせしめるシフトレジスタとを具備し、前
記シフトレジスタの出力信号と、入力クロックとをゲー
ト回路に入力し、前記ゲート回路の出力は前記カウンタ
のプリセットイネーブル端子に接続されると共に、トグ
ルフリップフロップのクロック端子にも接続され、前記
トグルフリップフロップの出力信号はプリセット値の真
値、偽値の切換えを行なうプリセット値切換回路の切換
端子に接続された事を特徴とするカウンタ回路が得られ
る。
次に本考案の実施例を説明すると、第１図に示すように
６ビツト構戒のプリセッタブルダウンカウンタ２に、例
えはプリセット値が“３゛の場合は“°３゛がプリセッ
トされ、入力クロックによりダウンカウンタ２が、３→
２→１→０までカウンタダウンすると、４４０ ？？検
出回路である６人力ＮＯＲゲート３の出力は、゛１゛レ
ベルと成り、その“１”レベルの信号をシフトレジスタ
４により、１ビツトシフトし、シフトレジスタ４の出力
信号と入力クロックとをＡＮＤ回路５に通す事により、
プリセット信号を作り、そのプリセット信号により、ト
グルフリップフロップ６の出力が反転し、トグルフリッ
プフロップ６の出力信号により、プリセット値切換回路
１も切換わり、即ち、真値“’３”（２進表示“’１１
００００”）から偽値“６０゛（２進表示” ００１１
１１ ”）に切換わり、この偽値“６０”がダウンカウ
ンタ２にプリセットされる。
６ビツト構戒のプリセッタブルダウンカウンタ２に、例
えはプリセット値が“３゛の場合は“°３゛がプリセッ
トされ、入力クロックによりダウンカウンタ２が、３→
２→１→０までカウンタダウンすると、４４０ ？？検
出回路である６人力ＮＯＲゲート３の出力は、゛１゛レ
ベルと成り、その“１”レベルの信号をシフトレジスタ
４により、１ビツトシフトし、シフトレジスタ４の出力
信号と入力クロックとをＡＮＤ回路５に通す事により、
プリセット信号を作り、そのプリセット信号により、ト
グルフリップフロップ６の出力が反転し、トグルフリッ
プフロップ６の出力信号により、プリセット値切換回路
１も切換わり、即ち、真値“’３”（２進表示“’１１
００００”）から偽値“６０゛（２進表示” ００１１
１１ ”）に切換わり、この偽値“６０”がダウンカウ
ンタ２にプリセットされる。
再びダウンカウンタ２はダウンカウンタを続け、ダウン
カウンタ２の出力が全て“０゛′と成ると、検出回路３
は゛１゛レベルど戊り、シフトレジスタ４により１ビツ
トシフトを行ない。
カウンタ２の出力が全て“０゛′と成ると、検出回路３
は゛１゛レベルど戊り、シフトレジスタ４により１ビツ
トシフトを行ない。
プリセット信号が出力され、このプリセット信号により
トグルフリップフロップ６の出力信号が切換わり、又同
時にダウンカウンタ２には真値“３”がプリセットされ
る。
トグルフリップフロップ６の出力信号が切換わり、又同
時にダウンカウンタ２には真値“３”がプリセットされ
る。
以後、この動作を繰返えす。第２図は本考案カウンタ回
路の動作を説明するタイミング・チャートでクロックの
上に添えた数字はカウンタ２の内容を表わす。
路の動作を説明するタイミング・チャートでクロックの
上に添えた数字はカウンタ２の内容を表わす。
第３図はプリセット値切換回路１の一例を示す回路接続
図で、７はインバータ、８はＮチャンネルＭＯ３）ラン
ジスタ型トランスファーゲートである。
図で、７はインバータ、８はＮチャンネルＭＯ３）ラン
ジスタ型トランスファーゲートである。
トグルフリップフロップ６の出力が“１”か“０”かに
応じて、プリセット値はＮかＮかになる。
応じて、プリセット値はＮかＮかになる。
以上の説明から明らかなように、プリセット値Ｎによっ
て出力信号のデユーティ（占有率）は定まるからＮを可
変することによってディジタル的にデユーティ可変の方
形パルス信号を得ることができる。
て出力信号のデユーティ（占有率）は定まるからＮを可
変することによってディジタル的にデユーティ可変の方
形パルス信号を得ることができる。
以上の実施例で説明したカウンタ回路を用いたディジタ
ルボリュームの分解能は１１６４であるが、ダウンカウ
ンタ２のビット数を増やせば分解能は向上する。
ルボリュームの分解能は１１６４であるが、ダウンカウ
ンタ２のビット数を増やせば分解能は向上する。
又、ダウンカウンタの代わりにアップカウンタを用いて
も検出回路の検出値等を変更する事により同等の効果が
得られる。
も検出回路の検出値等を変更する事により同等の効果が
得られる。
以上説明したように、本考案によれば簡単な構成の可変
デユーティのカウンタ回路を実現できる効果があり、デ
ィジタルボリューム等に広＜利用することができる。
デユーティのカウンタ回路を実現できる効果があり、デ
ィジタルボリューム等に広＜利用することができる。
第１図は、本考案の一実施例を示すブロック図、第２図
は本実施例の主要な信号のタイミング関係を示す図、第
３図はプリセット値切換回路の一例を示す回路接続図で
ある。 ここに、１・・・・・・プリセット値切換回路、２・・
・・・・ダウンカウンタ、３・・・・・・検出回路、４
・・・・・・シフトレジスタ、５・・・・・−ＡＮＤ回
路、６・・・・・・トグルフリップフロップ、７・・・
・・・インバータ、８・・・・・・ＮチャンネルＭＯＳ
トランジスタ型トランスファーゲート。
は本実施例の主要な信号のタイミング関係を示す図、第
３図はプリセット値切換回路の一例を示す回路接続図で
ある。 ここに、１・・・・・・プリセット値切換回路、２・・
・・・・ダウンカウンタ、３・・・・・・検出回路、４
・・・・・・シフトレジスタ、５・・・・・−ＡＮＤ回
路、６・・・・・・トグルフリップフロップ、７・・・
・・・インバータ、８・・・・・・ＮチャンネルＭＯＳ
トランジスタ型トランスファーゲート。
Claims (1)
- カウンタと、前記カウンタの出力を検出する検出回路と
、前記検出回路の出力信号を少なくとも１ビツトシフト
せしめるシフトレジスタとを具備し、前記シフトレジス
タの出力信号と、入力クロックとをゲート回路に入力腰
前記ゲート回路の出力は前記カウンタのプリセットに用
いると共にトグルフリップフロップにクロックとして供
給し、前記トグルフリップフロップの出力信号をプリセ
ット値の真値、偽値の切換制御に用いることを特徴とす
るカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17173278U JPS6042528Y2 (ja) | 1978-12-12 | 1978-12-12 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17173278U JPS6042528Y2 (ja) | 1978-12-12 | 1978-12-12 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587044U JPS5587044U (ja) | 1980-06-16 |
| JPS6042528Y2 true JPS6042528Y2 (ja) | 1985-12-27 |
Family
ID=29175910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17173278U Expired JPS6042528Y2 (ja) | 1978-12-12 | 1978-12-12 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042528Y2 (ja) |
-
1978
- 1978-12-12 JP JP17173278U patent/JPS6042528Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587044U (ja) | 1980-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5448597A (en) | Clock signal switching circuit | |
| JPH0375976A (ja) | 半導体集積回路装置 | |
| US5303279A (en) | Timer circuit | |
| JPH0362611A (ja) | クロック発生回路 | |
| JPS6240531A (ja) | 半導体集積回路 | |
| KR940004997Y1 (ko) | 디지틀 데이터 신호의 에러검출 장치 | |
| JPH0222567A (ja) | デューティ検出回路 | |
| KR950006080Y1 (ko) | "1"비트 카운팅 회로 | |
| KR19980028923U (ko) | 입력신호의 지연회로 | |
| JP3544596B2 (ja) | シンクロ／デジタル変換器におけるビット飛び検出方法 | |
| JPS5922261B2 (ja) | 比較検知回路 | |
| KR930004087B1 (ko) | 디지탈 신호 천이 검출회로 | |
| JP2798535B2 (ja) | キャリ伝搬回路 | |
| JPH0429248B2 (ja) | ||
| JPH0431630Y2 (ja) | ||
| JPS61284113A (ja) | タイマ回路 | |
| JPS6338727B2 (ja) | ||
| JPH07115365A (ja) | 半導体回路装置 | |
| JPH0683583A (ja) | パイプライン演算回路 | |
| JPH0331015B2 (ja) | ||
| JPH0831797B2 (ja) | データパルス幅変換回路 | |
| JPH0831798B2 (ja) | Ｄ／ａ変換器 | |
| JPS6122790B2 (ja) | ||
| JPH03153118A (ja) | 入力回路 | |
| JPH0787351B2 (ja) | 入力遷移検出回路 |