JPH0831797B2 - データパルス幅変換回路 - Google Patents
データパルス幅変換回路Info
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- JPH0831797B2 JPH0831797B2 JP1287115A JP28711589A JPH0831797B2 JP H0831797 B2 JPH0831797 B2 JP H0831797B2 JP 1287115 A JP1287115 A JP 1287115A JP 28711589 A JP28711589 A JP 28711589A JP H0831797 B2 JPH0831797 B2 JP H0831797B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、DAコンバータやマトリクス型表示装置の駆
動回路の一部に用いられる、入力データの値に応じたパ
ルス幅を出力するデータパルス幅変換回路に関するもの
である。
動回路の一部に用いられる、入力データの値に応じたパ
ルス幅を出力するデータパルス幅変換回路に関するもの
である。
（従来の技術） データパルス幅変換回路は、パルスを立ち上げた後
に、入力データをクロックカウンタのカウント値と順次
に比較し、これらが一致したときにパルスを立ち下げる
ことにより、この入力データの値に応じたパルス幅を得
るようにしている。そして、この入力データとクロック
カウンタとの比較は、EX-NOR回路又はEX-OR回路を用い
るのが一般的である。
に、入力データをクロックカウンタのカウント値と順次
に比較し、これらが一致したときにパルスを立ち下げる
ことにより、この入力データの値に応じたパルス幅を得
るようにしている。そして、この入力データとクロック
カウンタとの比較は、EX-NOR回路又はEX-OR回路を用い
るのが一般的である。
第４図及び第５図を用いて、従来のデータパルス幅変
換回路を説明する。尚、以下では、説明を簡単にするた
め、入力データは２ビットのデータ（D0・D1）であるも
のとする。また、このデータパルス幅変換回路はEX-NOR
回路を用いたものであるが、事情はEX-OR回路を用いた
場合もほぼ同様である。
換回路を説明する。尚、以下では、説明を簡単にするた
め、入力データは２ビットのデータ（D0・D1）であるも
のとする。また、このデータパルス幅変換回路はEX-NOR
回路を用いたものであるが、事情はEX-OR回路を用いた
場合もほぼ同様である。
まず、セット信号STによってリセット回路13の第２の
フリップフロップ回路13bがセットされると、出力パル
スPWが立ち上がる。次に、信号LSBによって、一致検出
回路12のNAND回路12cのゲートを開く。
フリップフロップ回路13bがセットされると、出力パル
スPWが立ち上がる。次に、信号LSBによって、一致検出
回路12のNAND回路12cのゲートを開く。
また、クロック信号CKがクロックカウンタ11に入力さ
れと、この正論理出力から２進のカウント値C0・C1が昇
順に出力される。
れと、この正論理出力から２進のカウント値C0・C1が昇
順に出力される。
一致検出回路12では、上記クロックカウンタ11のカウ
ント値C0・C1と入力データD0・D1とを２個のEX-NOR回路
12a、12bにそれぞれ入力し、NAND回路12cによってこれ
らの値が一致したかどうかを検出する。
ント値C0・C1と入力データD0・D1とを２個のEX-NOR回路
12a、12bにそれぞれ入力し、NAND回路12cによってこれ
らの値が一致したかどうかを検出する。
この一致検出回路12がカウント値C0・C1と入力データ
D0・D1との一致を検出すると、リセット回路13の第１の
フリップフロップ回路13aを介して、第２のフリップフ
ロップ回路13bをリセットする。この結果、第５図に示
すように、出力パルスPWのパルス幅が入力データD0・D1
の値に比例したものとなる。
D0・D1との一致を検出すると、リセット回路13の第１の
フリップフロップ回路13aを介して、第２のフリップフ
ロップ回路13bをリセットする。この結果、第５図に示
すように、出力パルスPWのパルス幅が入力データD0・D1
の値に比例したものとなる。
（発明が解決しようとする課題） 上述の一致検出回路12に於けるEX-NOR回路12a、12b
は、第６図に示すように、２個のNAND回路121、122と１
個のOR回路123とによってそれぞれ構成される。
は、第６図に示すように、２個のNAND回路121、122と１
個のOR回路123とによってそれぞれ構成される。
このため、データパルス幅変換回路が例えば６ビット
の入力データを扱う場合、必要な数のEX-NOR回路を構成
するためには、12個のNAND回路と６個のOR回路が必要と
なる。しかも、このようなデータパルス幅変換回路が取
り扱うデータのビット数は、今後さらに増加する傾向に
ある。
の入力データを扱う場合、必要な数のEX-NOR回路を構成
するためには、12個のNAND回路と６個のOR回路が必要と
なる。しかも、このようなデータパルス幅変換回路が取
り扱うデータのビット数は、今後さらに増加する傾向に
ある。
また、マトリクス型表示装置のための例えば120出力
の駆動回路では、このデータパルス幅変換回路が120個
必要である。従って、入力データが６ビットの場合に
は、1440個のNAND回路と720個のOR回路とがEX-NOR回路
に使用されることになる。
の駆動回路では、このデータパルス幅変換回路が120個
必要である。従って、入力データが６ビットの場合に
は、1440個のNAND回路と720個のOR回路とがEX-NOR回路
に使用されることになる。
従って、従来のデータパルス幅変換回路では、一致検
出回路12にEX-NOR回路（EX-OR回路）を使用するために
論理回路素子の数が多くなり、LSIのチップ面積が大き
くなりすぎる等の問題が生じていた。
出回路12にEX-NOR回路（EX-OR回路）を使用するために
論理回路素子の数が多くなり、LSIのチップ面積が大き
くなりすぎる等の問題が生じていた。
本発明は、このような問題を解決するためになされた
ものであり、必要とする素子の数が少なくて済み、従っ
てチップ面積が小さいデータパルス幅変換回路を提供す
ることを目的としている。
ものであり、必要とする素子の数が少なくて済み、従っ
てチップ面積が小さいデータパルス幅変換回路を提供す
ることを目的としている。
（課題を解決するための手段） 本発明に係るデータパルス幅変換回路は、入力データ
の値に応じた幅のパルス信号を出力するものであって、
セット後に信号を出力するパルス信号出力手段、所定周
期の信号に基づいて２進の出力値が降順に順次に変化す
るよう構成した計数手段、該計数手段の出力値と入力デ
ータとを桁毎に比較し、降順に変化する出力値と該入力
データとの間で共に１となる桁が皆無になるタイミング
をすべて検出するタイミング検出手段、該タイミング検
出手段により、該セット後に最初に検出された前記タイ
ミングに応じて該パルス信号出力手段をリセットするリ
セット手段を備えており、そのことにより上記目的が達
成される。
の値に応じた幅のパルス信号を出力するものであって、
セット後に信号を出力するパルス信号出力手段、所定周
期の信号に基づいて２進の出力値が降順に順次に変化す
るよう構成した計数手段、該計数手段の出力値と入力デ
ータとを桁毎に比較し、降順に変化する出力値と該入力
データとの間で共に１となる桁が皆無になるタイミング
をすべて検出するタイミング検出手段、該タイミング検
出手段により、該セット後に最初に検出された前記タイ
ミングに応じて該パルス信号出力手段をリセットするリ
セット手段を備えており、そのことにより上記目的が達
成される。
本発明に係るデータパルス幅変換回路は、入力データ
の値に応じた幅のパルス信号を出力するものであって、
セット後に信号を出力するパルス信号出力手段、所定周
期の信号に基づいて２進の出力値が昇順に順次に変化す
るよう構成した計数手段、該計数手段の出力値と入力デ
ータとを桁毎に比較し、昇順に変化する出力値と該入力
データとの間で共に０となる桁が皆無になるタイミング
をすべて検出するタイミング検出手段、該タイミング検
出手段により、該セット後に最初に検出された前記タイ
ミングに応じて該パルス信号出力手段をリセットするリ
セット手段を備えており、そのことにより上記目的が達
成される。
の値に応じた幅のパルス信号を出力するものであって、
セット後に信号を出力するパルス信号出力手段、所定周
期の信号に基づいて２進の出力値が昇順に順次に変化す
るよう構成した計数手段、該計数手段の出力値と入力デ
ータとを桁毎に比較し、昇順に変化する出力値と該入力
データとの間で共に０となる桁が皆無になるタイミング
をすべて検出するタイミング検出手段、該タイミング検
出手段により、該セット後に最初に検出された前記タイ
ミングに応じて該パルス信号出力手段をリセットするリ
セット手段を備えており、そのことにより上記目的が達
成される。
（作用） 本発明の作用について以下に説明する。
まず、計数手段の２進出力値が降順の場合、この出力
値は、「111……１」から始まって下位ビットから順に
変化しながら値が小さくなる。そして、この場合に、あ
る入力データの各ビットをこの出力値と順次比較する
と、共に「１」となる桁が皆無となる最初の場合は、出
力値が入力データの各ビットを反転した値に達したとき
である。従って、共に「１」となる桁が皆無になる最初
の場合を一致検出手段が検出した時に、リセット手段に
よってパルス信号出力手段をリセットすれば、入力デー
タの値が大きいほどパルス幅の長い出力パルスを得るこ
とができる。
値は、「111……１」から始まって下位ビットから順に
変化しながら値が小さくなる。そして、この場合に、あ
る入力データの各ビットをこの出力値と順次比較する
と、共に「１」となる桁が皆無となる最初の場合は、出
力値が入力データの各ビットを反転した値に達したとき
である。従って、共に「１」となる桁が皆無になる最初
の場合を一致検出手段が検出した時に、リセット手段に
よってパルス信号出力手段をリセットすれば、入力デー
タの値が大きいほどパルス幅の長い出力パルスを得るこ
とができる。
一致検出手段は、例えば計数手段の出力値と入力デー
タを各桁ごとのAND回路にそれぞれ入力し、これらAND回
路の出力を１個のOR回路に入力することにより構成する
ことができる。そして、このOR回路は、負論理のアクテ
ィブ信号を出力することにより一致を検出する。
タを各桁ごとのAND回路にそれぞれ入力し、これらAND回
路の出力を１個のOR回路に入力することにより構成する
ことができる。そして、このOR回路は、負論理のアクテ
ィブ信号を出力することにより一致を検出する。
尚、一致検出手段が一致を検出した後に、共に「１」
となる桁が皆無となる場合が更に検出されても、リセッ
ト手段はこれを無視するので支障は生じない。
となる桁が皆無となる場合が更に検出されても、リセッ
ト手段はこれを無視するので支障は生じない。
また、計数手段の出力値が昇順の場合、この出力値
は、「000……０」から始まって下位ビットから順に変
化しながら値が大きくなる。そして、この場合に、ある
入力データの各ビットをこの出力値と順次比較すると、
共に「０」となる桁が皆無となる最初の場合も、出力値
が入力データの各ビットを反転した値に達した時とな
る。
は、「000……０」から始まって下位ビットから順に変
化しながら値が大きくなる。そして、この場合に、ある
入力データの各ビットをこの出力値と順次比較すると、
共に「０」となる桁が皆無となる最初の場合も、出力値
が入力データの各ビットを反転した値に達した時とな
る。
従って、共に「０」となる桁が皆無となる最初の場合
を一致検出手段が検出した時に、リセット手段によって
パルス信号出力手段をリセットすれば、入力データの値
が大きいほどパルス幅の短い出力パルスを得ることがで
きる。
を一致検出手段が検出した時に、リセット手段によって
パルス信号出力手段をリセットすれば、入力データの値
が大きいほどパルス幅の短い出力パルスを得ることがで
きる。
この場合の一致検出手段は、例えば出力値と入力デー
タを各桁ごとのOR回路にそれぞれ入力し、これらOR回路
の出力を１個のAND回路に入力することにより構成する
ことができる。そして、このAND回路は、正論理のアク
ティブ信号を出力することにより一致を検出する。尚、
この一致の後に、共に「０」となる桁が皆無となる場合
が更に検出されても、リセット手段はこれを無視するの
で、上記と同様に支障は生じない。
タを各桁ごとのOR回路にそれぞれ入力し、これらOR回路
の出力を１個のAND回路に入力することにより構成する
ことができる。そして、このAND回路は、正論理のアク
ティブ信号を出力することにより一致を検出する。尚、
この一致の後に、共に「０」となる桁が皆無となる場合
が更に検出されても、リセット手段はこれを無視するの
で、上記と同様に支障は生じない。
通常は上記のように、計数手段の出力値が降順の場合
には入力データの値が大きいほどパルス幅が長くなり、
出力値が昇順の場合には入力データの値が大きいほどパ
ルス幅が短くなるが、この関係は、入力データを一致検
出手段で比較する前に各ビットを反転させる等の措置に
よって容易に入れ換えることができる。
には入力データの値が大きいほどパルス幅が長くなり、
出力値が昇順の場合には入力データの値が大きいほどパ
ルス幅が短くなるが、この関係は、入力データを一致検
出手段で比較する前に各ビットを反転させる等の措置に
よって容易に入れ換えることができる。
さらに、本発明では、入力データの値に応じた幅のパ
ルス信号が、計数手段から出力される２進出力値の降順
変化あるいは昇順変化の１サイクルに１つ出力されるこ
ととなり、このためデジタル入力データのパルス幅への
変換を、出力パルスの周波数を一定に保持しつつ行うこ
とができる。
ルス信号が、計数手段から出力される２進出力値の降順
変化あるいは昇順変化の１サイクルに１つ出力されるこ
ととなり、このためデジタル入力データのパルス幅への
変換を、出力パルスの周波数を一定に保持しつつ行うこ
とができる。
（実施例） 本発明を実施例について以下に説明する。
第１図は本発明のデータパルス幅変換回路の一実施例
を示すブロック図、第２図はその動作を示すタイミング
チャートである。このデータパルス幅変換回路は、クロ
ックカウンタ１と一致検出回路２とリセット回路３とを
備えている。
を示すブロック図、第２図はその動作を示すタイミング
チャートである。このデータパルス幅変換回路は、クロ
ックカウンタ１と一致検出回路２とリセット回路３とを
備えている。
クロックカウンタ１には、クロック信号CKが入力され
る。クロックカウンタ１の負論理出力からは、２進のカ
ウント値C0・C1が降順に出力されることになる。このカ
ウント値C0・C1は、一致検出回路２に入力される。
る。クロックカウンタ１の負論理出力からは、２進のカ
ウント値C0・C1が降順に出力されることになる。このカ
ウント値C0・C1は、一致検出回路２に入力される。
一致検出回路２は、３個のNAND回路2a〜2cからなる。
第１及び第２のNAND回路2a、2b（図では、負論理入力で
示す）には、それぞれ上記カウント値C0・C1が入力デー
タD0・D1と共に入力される。また、これら第１と第２の
NAND回路2a、2bの出力は、共に第３のNAND回路2c（図で
は、正論理入力で示す）に入力される。従って、この一
致検出回路２では、カウント値C0・C1と入力データD0・
D1とに共に「１」となる桁がない場合にのみ、第３のNA
ND回路2cから負論理のアクティブ信号であるリセット信
号が出力されることになる。尚、この第３のNAND回路2c
には、最下位桁信号LSBも入力されている。
第１及び第２のNAND回路2a、2b（図では、負論理入力で
示す）には、それぞれ上記カウント値C0・C1が入力デー
タD0・D1と共に入力される。また、これら第１と第２の
NAND回路2a、2bの出力は、共に第３のNAND回路2c（図で
は、正論理入力で示す）に入力される。従って、この一
致検出回路２では、カウント値C0・C1と入力データD0・
D1とに共に「１」となる桁がない場合にのみ、第３のNA
ND回路2cから負論理のアクティブ信号であるリセット信
号が出力されることになる。尚、この第３のNAND回路2c
には、最下位桁信号LSBも入力されている。
リセット回路３は、２個のフリップフロップ回路3a,3
bからなる。第１のフリップフロップ回路3aのデータ入
力には、一致検出回路２の第３のNAND回路2cの出力が接
続されている。また、この第１のフリップフロップ回路
3aのクロック入力には、前記クロック信号CKがインバー
タ回路４を介して入力されている。
bからなる。第１のフリップフロップ回路3aのデータ入
力には、一致検出回路２の第３のNAND回路2cの出力が接
続されている。また、この第１のフリップフロップ回路
3aのクロック入力には、前記クロック信号CKがインバー
タ回路４を介して入力されている。
第２のフリップフロップ回路3bのリセット入力には、
この第１のフリップフロップ回路3aの出力が接続されて
いる。また、この第２のフリップフロップ回路3bのセッ
ト入力には、セット信号STが入力される。そして、この
第２のフリップフロップ回路3bの出力が出力パルスPWと
なる。
この第１のフリップフロップ回路3aの出力が接続されて
いる。また、この第２のフリップフロップ回路3bのセッ
ト入力には、セット信号STが入力される。そして、この
第２のフリップフロップ回路3bの出力が出力パルスPWと
なる。
尚、第１のフリップフロップ回路3aは、一致検出回路
２からのリセット信号をクロック信号CKによってラッチ
して、ノイズにより第２のフリップフロップ回路3bが誤
動作を起こすのを防止するためのものである。従って、
このリセット回路３は、第３図に示すように、１個のフ
リップフロップ回路3cによって構成することも可能であ
る。
２からのリセット信号をクロック信号CKによってラッチ
して、ノイズにより第２のフリップフロップ回路3bが誤
動作を起こすのを防止するためのものである。従って、
このリセット回路３は、第３図に示すように、１個のフ
リップフロップ回路3cによって構成することも可能であ
る。
上記構成のデータパルス幅変換回路の動作を説明す
る。
る。
まず、セット信号STによってリセット回路３の第２の
フリップフロップ回路3bがセットされ、このフリップフ
ロップ回路3bからの出力パルスPWが立ち上がる。次に、
信号LSBによって、一致検出回路２の第３のNAND回路2c
のゲートを開いておく。
フリップフロップ回路3bがセットされ、このフリップフ
ロップ回路3bからの出力パルスPWが立ち上がる。次に、
信号LSBによって、一致検出回路２の第３のNAND回路2c
のゲートを開いておく。
そこで、クロック信号CKがクロックカウンタ１に入力
されると、この負論理出力から２進のカウント値C0・C1
が降順に出力される。このカウント値C0・C1は、クロッ
ク信号CKの立ち上がりごとに値が「11」から「00」まで
減少する２進値を示す。そして、このカウント値C0・C1
は、入力データD0・D1と共に一致検出回路２に入力され
る。
されると、この負論理出力から２進のカウント値C0・C1
が降順に出力される。このカウント値C0・C1は、クロッ
ク信号CKの立ち上がりごとに値が「11」から「00」まで
減少する２進値を示す。そして、このカウント値C0・C1
は、入力データD0・D1と共に一致検出回路２に入力され
る。
一致検出回路２では、カウント値の下位桁C0と入力デ
ータの下位桁D0とが第１のNAND回路2aに入力されると共
に、カウント値の上位桁C1と入力データの上位桁D1とが
第２のNAND回路2bに入力される。上述のように、これら
第１及び第２のNAND回路2a、2bの出力が第３のNAND回路
2cに入力され、第３のNAND回路2cの出力が一致検出回路
２の出力となる。従って、一致検出回路２では、カウン
ト値C0・C1及び入力データD0・D1の両方に共に「１」と
なる桁が無い場合にのみ、リセット信号が出力される。
ータの下位桁D0とが第１のNAND回路2aに入力されると共
に、カウント値の上位桁C1と入力データの上位桁D1とが
第２のNAND回路2bに入力される。上述のように、これら
第１及び第２のNAND回路2a、2bの出力が第３のNAND回路
2cに入力され、第３のNAND回路2cの出力が一致検出回路
２の出力となる。従って、一致検出回路２では、カウン
ト値C0・C1及び入力データD0・D1の両方に共に「１」と
なる桁が無い場合にのみ、リセット信号が出力される。
ここで、カウント値C0・C1、及び入力データD0・D1の
両方に共に「１」となる桁が無い最初の場合は、カウン
ト値C0・C1が入力データD0・D1の各ビットを反転した値
に達したとき、即ちクロックカインタ１が入力データD0
・D1の値と同じ数だけカウントを行ったときである。
両方に共に「１」となる桁が無い最初の場合は、カウン
ト値C0・C1が入力データD0・D1の各ビットを反転した値
に達したとき、即ちクロックカインタ１が入力データD0
・D1の値と同じ数だけカウントを行ったときである。
この一致検出回路２からの出力は、リセット回路３の
第１のフリップフロップ回路3aを介して第２のフリップ
フロップ回路3bのリセット入力に送られる。従って、一
致検出回路２の第３のNAND回路2cから最初のリセット信
号が送られると、第２のフリップフロップ回路3bがリセ
ットされて、出力パルスPWが立ち下がる。尚、その後に
カウント値C0・C1及び入力データD0・D1に共に「１」と
なる桁が無い場合が生じ、再びリセット信号が送られて
来ても、第２のフリップフロップ回路3bの出力には変化
はない。
第１のフリップフロップ回路3aを介して第２のフリップ
フロップ回路3bのリセット入力に送られる。従って、一
致検出回路２の第３のNAND回路2cから最初のリセット信
号が送られると、第２のフリップフロップ回路3bがリセ
ットされて、出力パルスPWが立ち下がる。尚、その後に
カウント値C0・C1及び入力データD0・D1に共に「１」と
なる桁が無い場合が生じ、再びリセット信号が送られて
来ても、第２のフリップフロップ回路3bの出力には変化
はない。
この結果、出力パルスPWは、従来と同様に、入力デー
タD0・D1の値に応じて、この値が大きくなるほど幅の広
いパルスとなる。
タD0・D1の値に応じて、この値が大きくなるほど幅の広
いパルスとなる。
尚、入力データのビット数が増えた場合には、カウン
ト値のビット数と一致検出回路２のNAND回路の数とをこ
れに応じて増加するだけでよい。
ト値のビット数と一致検出回路２のNAND回路の数とをこ
れに応じて増加するだけでよい。
このように、本実施例のデータパルス幅変換回路によ
れば、一致検出回路２が各桁ごとにそれぞれ１個ずつ設
けられたNAND回路2a、2bを用いてカウント値C0・C1と入
力データD0・D1との一致を検出することができるので、
回路の論理素子数を削減することができる。即ち、本実
施例では、従来の１個のEX-NOR回路が同じく１個のNAND
回路に置き替わっているので、１ビットあたり１個ずつ
のNAND回路とOR回路を省略することができる。このた
め、例えば６ビット120出力の駆動回路に本実施例のデ
ータパルス幅変換回路を用いれば、720個のNAND回路と7
20個のOR回路が不要となり、LSIに於ける構成トランジ
スタ数を大幅に削減することができる。
れば、一致検出回路２が各桁ごとにそれぞれ１個ずつ設
けられたNAND回路2a、2bを用いてカウント値C0・C1と入
力データD0・D1との一致を検出することができるので、
回路の論理素子数を削減することができる。即ち、本実
施例では、従来の１個のEX-NOR回路が同じく１個のNAND
回路に置き替わっているので、１ビットあたり１個ずつ
のNAND回路とOR回路を省略することができる。このた
め、例えば６ビット120出力の駆動回路に本実施例のデ
ータパルス幅変換回路を用いれば、720個のNAND回路と7
20個のOR回路が不要となり、LSIに於ける構成トランジ
スタ数を大幅に削減することができる。
尚、上記構成は本発明の一実施例であり、他の回路構
成によっても本発明を実現できることは言うまでもな
い。例えばクロックカウンタ１の正論理出力からの昇順
のカウント値と入力データの各ビットを反転させたもの
とを、一致検出回路２の第１及び第２のNAND回路2a、2b
に入力するように構成することによっても、同様のデー
タパルス幅変換回路を構成することができる。
成によっても本発明を実現できることは言うまでもな
い。例えばクロックカウンタ１の正論理出力からの昇順
のカウント値と入力データの各ビットを反転させたもの
とを、一致検出回路２の第１及び第２のNAND回路2a、2b
に入力するように構成することによっても、同様のデー
タパルス幅変換回路を構成することができる。
（発明の効果） 以上の説明から明かなように、本発明のデータパルス
幅変換回路では、その論理回路は、AND回路又はNAND回
路等のように、EX-NOR回路又はEX-OR回路に比べて単純
な論理回路素子によって構成することができる。従っ
て、本発明によれば、データパルス幅変換回路に於ける
論理回路素子の数を大幅に削減させることができ、チッ
プ面積を減少させることができる。
幅変換回路では、その論理回路は、AND回路又はNAND回
路等のように、EX-NOR回路又はEX-OR回路に比べて単純
な論理回路素子によって構成することができる。従っ
て、本発明によれば、データパルス幅変換回路に於ける
論理回路素子の数を大幅に削減させることができ、チッ
プ面積を減少させることができる。
さらに、本発明のデータパルス幅変換回路では、入力
データの値に応じた幅のパルス信号が、計数手段から出
力される２進出力値の降順変化あるいは昇順変化の１サ
イクルに１つ出力されることとなるため、デジタル入力
データのパルス幅への変換を、出力パルスの周波数を一
定に保持しつつ行うことができる。
データの値に応じた幅のパルス信号が、計数手段から出
力される２進出力値の降順変化あるいは昇順変化の１サ
イクルに１つ出力されることとなるため、デジタル入力
データのパルス幅への変換を、出力パルスの周波数を一
定に保持しつつ行うことができる。
第１図は本発明のデータパルス幅変換回路の一実施例を
示すブロック図、第２図はその実施例の動作を示すタイ
ミングチャート、第３図はリセット回路の他の例を示す
ブロック図、第４図は従来のデータパルス幅変換回路の
一例を示すブロック図、第５図はその従来例の動作を示
すタイミングチャート、第６図はその従来例に於けるEX
-NOR回路のブロック図である。 １……クロックカウンタ、２……一致検出回路、３……
リセット回路。
示すブロック図、第２図はその実施例の動作を示すタイ
ミングチャート、第３図はリセット回路の他の例を示す
ブロック図、第４図は従来のデータパルス幅変換回路の
一例を示すブロック図、第５図はその従来例の動作を示
すタイミングチャート、第６図はその従来例に於けるEX
-NOR回路のブロック図である。 １……クロックカウンタ、２……一致検出回路、３……
リセット回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−123058（ＪＰ，Ａ) 特開 昭60−51028（ＪＰ，Ａ) 特開 昭56−69929（ＪＰ，Ａ)
Claims (2)
- 【請求項１】入力データの値に応じた幅のパルス信号を
出力するデータパルス幅変換回路であって、 セット後に信号を出力するパルス信号出力手段、 所定周期の信号に基づいて２進の出力値が降順に順次に
変化するよう構成した計数手段、 該計数手段の出力値と入力データとを桁毎に比較し、降
順に変化する出力値と該入力データとの間で共に１とな
る桁が皆無になるタイミングをすべて検出するタイミン
グ検出手段、 該タイミング検出手段により、該セット後に最初に検出
された前記タイミングに応じて該パルス信号出力手段を
リセットするリセット手段を備えたデータパルス幅変換
回路。 - 【請求項２】入力データの値に応じた幅のパルス信号を
出力するデータパルス幅変換回路であって、 セット後に信号を出力するパルス信号出力手段、 所定周期の信号に基づいて２進の出力値が昇順に順次に
変化するよう構成した計数手段、 該計数手段の出力値と入力データとを桁毎に比較し、昇
順に変化する出力値と該入力データとの間で共に０とな
る桁が皆無になるタイミングをすべて検出するタイミン
グ検出手段、 該タイミング検出手段により、該セット後に最初に検出
された前記タイミングに応じて該パルス信号出力手段を
リセットするリセット手段を備えたデータパルス幅変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1287115A JPH0831797B2 (ja) | 1989-11-01 | 1989-11-01 | データパルス幅変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1287115A JPH0831797B2 (ja) | 1989-11-01 | 1989-11-01 | データパルス幅変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03147426A JPH03147426A (ja) | 1991-06-24 |
| JPH0831797B2 true JPH0831797B2 (ja) | 1996-03-27 |
Family
ID=17713257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1287115A Expired - Fee Related JPH0831797B2 (ja) | 1989-11-01 | 1989-11-01 | データパルス幅変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831797B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123058A (en) * | 1977-04-01 | 1978-10-27 | Fuji Electric Co Ltd | Digital-to-anolog converter of insulation type |
| JPS6059776B2 (ja) * | 1979-11-13 | 1985-12-26 | 日本電信電話株式会社 | パルス幅変調回路 |
| JPS6051028A (ja) * | 1983-08-30 | 1985-03-22 | Tokico Ltd | Ｐｗｍ出力ｄａコンバ−タ |
-
1989
- 1989-11-01 JP JP1287115A patent/JPH0831797B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03147426A (ja) | 1991-06-24 |
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