JPS6042847A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6042847A JPS6042847A JP58150768A JP15076883A JPS6042847A JP S6042847 A JPS6042847 A JP S6042847A JP 58150768 A JP58150768 A JP 58150768A JP 15076883 A JP15076883 A JP 15076883A JP S6042847 A JPS6042847 A JP S6042847A
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- JP
- Japan
- Prior art keywords
- film
- layer
- wiring
- plasma
- sio2
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層配線の高歩留シ化高ｇ５ｆｎ性化を図っ
た半導体装『１″、関するものである。
た半導体装『１″、関するものである。
半導体集積回りでｔ’ｔ、高密度化、高速化の要求から
、配線形式を多層配線構造とするととが不可欠となって
いメ・。多層配線構造の実蜆に阿ル、１つの問題点とし
、て層間絶縁膜があげられる。Ｊ？＃ ｆｉｌｌ絶縁膜
に請求されるのは、主に下層配線段差部における上層配
線の良好なカバレッジを得るために充分平坦であるとＬ
Ｑうことである。
、配線形式を多層配線構造とするととが不可欠となって
いメ・。多層配線構造の実蜆に阿ル、１つの問題点とし
、て層間絶縁膜があげられる。Ｊ？＃ ｆｉｌｌ絶縁膜
に請求されるのは、主に下層配線段差部における上層配
線の良好なカバレッジを得るために充分平坦であるとＬ
Ｑうことである。
さらに素子の筒黄反化か進むにつれて、配梅嘱。
配線間隔は次第に狭址シ、従来の配縁膜厚では、配線で
の′−位ドロップが無視出来なくなってきておシ、凸己
ｙｔｓ換厚を１着カロする必要もある。
の′−位ドロップが無視出来なくなってきておシ、凸己
ｙｔｓ換厚を１着カロする必要もある。
次に従来の多層配線構造についで説明する。
第１図（ａ）は第１アルミニウムＣＡＢ ） 配ｂ ３
工＆終了後のシリコン（ＳＲ）基板１を示す。なお２
は酸化シリコン膜でＡｌ配線３の膜厚は約０．５ｎ＋程
反である。次いで第１図（１３）のように層間絶縁膜と
してプラズマ怒化膜Ｐ−８ｉＮ膜４を全面に形成し、所
定位置にスルーホールを形成したのら、第１図（Ｃ）の
ようｌｃ第２ｉ配線５を被着形成し２層Ａｌ配線構造が
形成される。ここで電位ドロップを抑えるべく第１ｉ配
線膜厚を約１．０μｔｎ Ｋ増加させた場合を第１図（
ｄ）に示す。第１ｉ配線膜厚の膜厚を増加したこと、お
よび第１層ｋｌ配線と第２層人！配線の層間ショート防
上の意味から、Ｐ−８ｉＮ膜４ａの膜厚も厚くしなけれ
ばならなし為ことから、第１Ａｊｌ’配線３ａ端部にお
いてＰ−８ｉＮ膜４ａのオーバハング６ａが生じてしま
い、この部分における第２Ａｊ配線のカバレッジ７が極
端に低下してしまう。また第２Ａｊ配線５ａ形成時のＡ
！エッチング工程において、オーバーパンクロ部で、エ
ツチング残シが発生し、第２Ａｊ配線間ショートを起こ
し易い状態にな９、製品の歩留多低下・イば頼性低下の
原因となっていた。以上Ｐ ８ｉＮ膜を層間絶縁膜とし
て使用した場合について述べたが、他の材料としてＣＶ
Ｄ−Ｐ２Ｏ，が良く用いられているが、第１図（ｅ）
、 （ｆ）Ｋ示すように、同じ厚膜にて第１人ＩＲＩ！
Ａ３ｍ形成後の８ｉ基板上Ｋ Ｐ−８ｉＮ ４ ｂ 、
ＣＶＤ Ｐ４Ｏ１０ヲ成長’ｉ５’ｔ ＊場合、ＣＶ
Ｄ−Ｐｉ９Ｇ４ＣはＰ−８ｉＮ４ｂＫ比べて、Ａｊ配線
端部におけるオーバニノ・ング６Ｃが極めて大きいこと
、または、スルーホール導通不良および層間ショートの
原因となるＡノとりツクを発生させること、さらに耐湿
性に乏しいこと等の理由によｐ層間膜材料としては不適
当である。
工＆終了後のシリコン（ＳＲ）基板１を示す。なお２
は酸化シリコン膜でＡｌ配線３の膜厚は約０．５ｎ＋程
反である。次いで第１図（１３）のように層間絶縁膜と
してプラズマ怒化膜Ｐ−８ｉＮ膜４を全面に形成し、所
定位置にスルーホールを形成したのら、第１図（Ｃ）の
ようｌｃ第２ｉ配線５を被着形成し２層Ａｌ配線構造が
形成される。ここで電位ドロップを抑えるべく第１ｉ配
線膜厚を約１．０μｔｎ Ｋ増加させた場合を第１図（
ｄ）に示す。第１ｉ配線膜厚の膜厚を増加したこと、お
よび第１層ｋｌ配線と第２層人！配線の層間ショート防
上の意味から、Ｐ−８ｉＮ膜４ａの膜厚も厚くしなけれ
ばならなし為ことから、第１Ａｊｌ’配線３ａ端部にお
いてＰ−８ｉＮ膜４ａのオーバハング６ａが生じてしま
い、この部分における第２Ａｊ配線のカバレッジ７が極
端に低下してしまう。また第２Ａｊ配線５ａ形成時のＡ
！エッチング工程において、オーバーパンクロ部で、エ
ツチング残シが発生し、第２Ａｊ配線間ショートを起こ
し易い状態にな９、製品の歩留多低下・イば頼性低下の
原因となっていた。以上Ｐ ８ｉＮ膜を層間絶縁膜とし
て使用した場合について述べたが、他の材料としてＣＶ
Ｄ−Ｐ２Ｏ，が良く用いられているが、第１図（ｅ）
、 （ｆ）Ｋ示すように、同じ厚膜にて第１人ＩＲＩ！
Ａ３ｍ形成後の８ｉ基板上Ｋ Ｐ−８ｉＮ ４ ｂ 、
ＣＶＤ Ｐ４Ｏ１０ヲ成長’ｉ５’ｔ ＊場合、ＣＶ
Ｄ−Ｐｉ９Ｇ４ＣはＰ−８ｉＮ４ｂＫ比べて、Ａｊ配線
端部におけるオーバニノ・ング６Ｃが極めて大きいこと
、または、スルーホール導通不良および層間ショートの
原因となるＡノとりツクを発生させること、さらに耐湿
性に乏しいこと等の理由によｐ層間膜材料としては不適
当である。
Ｐ−８ｉＮ膜は耐湿性に優れてお夛、人１ヒｐツクの発
生もほとんどないことから、層間膜材料には適当である
が、前記オーバーハング６発生の大きな間聴があった。
生もほとんどないことから、層間膜材料には適当である
が、前記オーバーハング６発生の大きな間聴があった。
本発明は上記問題点を解決しようとするもので、層間絶
縁膜構造を、第１層目Ｐ−８ｉＮ膜と塗布焼成された第
２層目酸化ケイ素膜（以後８Ｐｉ”−ｏｎ−８ｉ０＊膜
と略す）と第３層目Ｐ−８ｉＮ膜とからなる３層積層構
造とすることにより、層間膜の平坦化を行ない、製品の
歩留り向上および信頼性向上を目的としている。
縁膜構造を、第１層目Ｐ−８ｉＮ膜と塗布焼成された第
２層目酸化ケイ素膜（以後８Ｐｉ”−ｏｎ−８ｉ０＊膜
と略す）と第３層目Ｐ−８ｉＮ膜とからなる３層積層構
造とすることにより、層間膜の平坦化を行ない、製品の
歩留り向上および信頼性向上を目的としている。
以下図面を参照し本発明を説明する。
第２図（ａ）ｔｔ、纂ＩＡＡＩｆｆｉ線３を約１．０．
７４ｍの膜厚でＳｉ基板１上に形成したようすを示す。
７４ｍの膜厚でＳｉ基板１上に形成したようすを示す。
次に第２図（ｂ）のように、第１層目Ｐ ８ｉＮ膜４を
０．２〜０．３μｍ程度成長させる。Ｐ８ｉＮ膜の膜厚
が薄い場合には、前記のオーバーハングはほとんど発生
しない。次し為でアルコール系溶媒とシラノール等の混
合液をスピンナーを用いて、Ｓｉ基板上全面に塗布し、
４００〜４５０℃程度の温度で数十分間焼成することＫ
よシ、第２図（Ｃ）Ｋ示すように平坦部には薄く、ＡＩ
配配線３膜 ２層目Ｂｐ ｉ （Ｈ−ｏｎ−８ ｔｏｅ膜８が形成さ
れる。次いで第３層目Ｐ−８ｉＮ膜９を約１．０μｍ成
長させることにより、極めてなだらかな３層積層層間膜
が形成される。
０．２〜０．３μｍ程度成長させる。Ｐ８ｉＮ膜の膜厚
が薄い場合には、前記のオーバーハングはほとんど発生
しない。次し為でアルコール系溶媒とシラノール等の混
合液をスピンナーを用いて、Ｓｉ基板上全面に塗布し、
４００〜４５０℃程度の温度で数十分間焼成することＫ
よシ、第２図（Ｃ）Ｋ示すように平坦部には薄く、ＡＩ
配配線３膜 ２層目Ｂｐ ｉ （Ｈ−ｏｎ−８ ｔｏｅ膜８が形成さ
れる。次いで第３層目Ｐ−８ｉＮ膜９を約１．０μｍ成
長させることにより、極めてなだらかな３層積層層間膜
が形成される。
２：コテ８Ｐｊｎ （ｉｎ ５ｉｎｓをＰ−８ｉＮ膜に
て挾み込んだ構造を採用した理由は次の通りである。
て挾み込んだ構造を採用した理由は次の通りである。
配ｍ段差（Ｄ平滑化は，’３ｐｉ，ｎ、−ｏｎ−８ｉｎ
ｇ Ｋよ凶ものであり、第２図（ｄ）のようにＰ−８ｉ
Ｎｊ［４！厚＜ 形成り，＊ｖち、５ｐｉｎ−ｏｎ−８
ｉ０１５を形成すれば、第２図（Ｃ）と同様に段差は平
滑化される。しかシｔｃカラコノｔｌＡ合＆ｃ！ｓ、５
ｐｉｎ− ｏｎ−８ｉ０＊膜５に焼成工程において、Ｐ
−８ｉＮ膜４のオーツ（−）１ン／ｌＩｓノ８Ｐｉｎ−
ｏｎ−８ｉ０１ Ｋよるものであり、第２図（ｄ）のよ
うにＰ−８ｉＮ膜４を厚く形成したのち、８Ｐｉｎ−ｏ
ｎ−８ｉ０＊５を形成すれに，第２図（Ｃ）と同様に段
差は平滑化される。しかしながらこの場合には、８ｐ
ｉ ｎ−ｎ ｏ−３ ｔｏｗ膜５を焼成工程において、
Ｐ−８ｉＮ膜４０オ一パーツ１ング部の９ｐｉｎ−ｏｎ
−８ＮＯｓ膜にストレスがかがシフラックがλ９やすい
欠点がある。また、２種目）ｌ膜をスノ（フタ法にて被
着する場合、スルーホールの導通性の改善の意味からＡ
ｌスノくフタ直前．に８ｉ基板をスパッタエッチする工
程が不可欠であ）、ＡＪスパッタ中は、カバレッジ向上
の意味から８ｉ基板を加熱しておくととも不可欠である
。第２図（ｄ）に示した構造の場合、８Ｐ重ｎーｏｎー
８ｉｔｓ膜表面力；直接スパッタエッチされるが、この
状態で基板加熱ヲ行’）ト、３ｐｉｎ−Ｏｎ−８ｉＯｔ
Ｍ中からガス（主ＫＨｔガス）が放出されスノ（ツタ
装置内真空度が急激に低下してしまい、スノ（ツタＡＪ
膜の膜質を悪化させる点も問題である。しかし基板加熱
時の５ｐｉｎ−ｏｎ−８ｉｆｔ膜中からのガス放出＆１
１スノ（ツタエッチを行なわなければほとんどなく、第
２図（Ｃ）の構造では問題ない。
ｇ Ｋよ凶ものであり、第２図（ｄ）のようにＰ−８ｉ
Ｎｊ［４！厚＜ 形成り，＊ｖち、５ｐｉｎ−ｏｎ−８
ｉ０１５を形成すれば、第２図（Ｃ）と同様に段差は平
滑化される。しかシｔｃカラコノｔｌＡ合＆ｃ！ｓ、５
ｐｉｎ− ｏｎ−８ｉ０＊膜５に焼成工程において、Ｐ
−８ｉＮ膜４のオーツ（−）１ン／ｌＩｓノ８Ｐｉｎ−
ｏｎ−８ｉ０１ Ｋよるものであり、第２図（ｄ）のよ
うにＰ−８ｉＮ膜４を厚く形成したのち、８Ｐｉｎ−ｏ
ｎ−８ｉ０＊５を形成すれに，第２図（Ｃ）と同様に段
差は平滑化される。しかしながらこの場合には、８ｐ
ｉ ｎ−ｎ ｏ−３ ｔｏｗ膜５を焼成工程において、
Ｐ−８ｉＮ膜４０オ一パーツ１ング部の９ｐｉｎ−ｏｎ
−８ＮＯｓ膜にストレスがかがシフラックがλ９やすい
欠点がある。また、２種目）ｌ膜をスノ（フタ法にて被
着する場合、スルーホールの導通性の改善の意味からＡ
ｌスノくフタ直前．に８ｉ基板をスパッタエッチする工
程が不可欠であ）、ＡＪスパッタ中は、カバレッジ向上
の意味から８ｉ基板を加熱しておくととも不可欠である
。第２図（ｄ）に示した構造の場合、８Ｐ重ｎーｏｎー
８ｉｔｓ膜表面力；直接スパッタエッチされるが、この
状態で基板加熱ヲ行’）ト、３ｐｉｎ−Ｏｎ−８ｉＯｔ
Ｍ中からガス（主ＫＨｔガス）が放出されスノ（ツタ
装置内真空度が急激に低下してしまい、スノ（ツタＡＪ
膜の膜質を悪化させる点も問題である。しかし基板加熱
時の５ｐｉｎ−ｏｎ−８ｉｆｔ膜中からのガス放出＆１
１スノ（ツタエッチを行なわなければほとんどなく、第
２図（Ｃ）の構造では問題ない。
以上詳細に説明したように、本発明の層間絶縁膜構造を
用いれば、下層配線段差部を馬めてなだらかに出来、上
層配線の良好なカッくレッジを得らし、上層配線のエツ
チングも容易になるなど、多層配線の歩留シおよび信頼
性向上に極めて有効である。
用いれば、下層配線段差部を馬めてなだらかに出来、上
層配線の良好なカッくレッジを得らし、上層配線のエツ
チングも容易になるなど、多層配線の歩留シおよび信頼
性向上に極めて有効である。
第１図ｔａ＞〜第１図（ｆ）は各々従来の半導体装置の
主要工程を説明するための工程順断面図、第２図（ａ）
〜第２図（ｄ）は各々本発明実施例の半導体装置の主要
工程を説明するための工程順断面図、である。 なお図において、１・・・・・・Ｓｉ基板、２・・・・
・・裂酸化膜、３，３ａ・・・・・・Ａ／配線、４，４
ｄ・・・・・・Ｐ−８ｉ Ｎ 嗅、 ４ Ｃ−−−−−
−Ｃ’ＶＤ−Ｐ２Ｏ膜、５１５ Ｂ ＝・−ＡＪ配絨、
８−・−・８Ｐｉｎ−ｏｎ−８４０，膜、９・・・・・
・Ｐ−８ｉｎ膜、である。 ｔｃ） ｃｄ） −ｈ １ 図
主要工程を説明するための工程順断面図、第２図（ａ）
〜第２図（ｄ）は各々本発明実施例の半導体装置の主要
工程を説明するための工程順断面図、である。 なお図において、１・・・・・・Ｓｉ基板、２・・・・
・・裂酸化膜、３，３ａ・・・・・・Ａ／配線、４，４
ｄ・・・・・・Ｐ−８ｉ Ｎ 嗅、 ４ Ｃ−−−−−
−Ｃ’ＶＤ−Ｐ２Ｏ膜、５１５ Ｂ ＝・−ＡＪ配絨、
８−・−・８Ｐｉｎ−ｏｎ−８４０，膜、９・・・・・
・Ｐ−８ｉｎ膜、である。 ｔｃ） ｃｄ） −ｈ １ 図
Claims (1)
- 多層配紐構ｉｉ：ｆ ”ｌ ’Ｉ’Ｔする半導体装置に
おいて、層間絶縁膜が第１層目プラズマ・橢化膜と塗布
焼成された第２層目酸化ケイ素Ｅは、および第３層目プ
ラズマ窒化ｆツとからなる３層積層構造を４１すること
を特数とすン、半！、す体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150768A JPS6042847A (ja) | 1983-08-18 | 1983-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150768A JPS6042847A (ja) | 1983-08-18 | 1983-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042847A true JPS6042847A (ja) | 1985-03-07 |
Family
ID=15503989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150768A Pending JPS6042847A (ja) | 1983-08-18 | 1983-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042847A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228655A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 多層配線の形成方法 |
| JPS6365646A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体装置 |
| US4966870A (en) * | 1988-04-14 | 1990-10-30 | International Business Machines Corporation | Method for making borderless contacts |
-
1983
- 1983-08-18 JP JP58150768A patent/JPS6042847A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228655A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 多層配線の形成方法 |
| JPS6365646A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体装置 |
| US4966870A (en) * | 1988-04-14 | 1990-10-30 | International Business Machines Corporation | Method for making borderless contacts |
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