JPS6044704B2 - デジタル入力装置の誤動作検出方法および装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、デジタル入力装置の誤動作検出方法および
その装置に関する。

デジタル入力装置は、計算制御装置、プログラム式シ
ーケンサ等の基本装置としての不可欠のものである。

計算制御装置の事例を述べると、計算制御装置は第１図
に示すように、入力装置１１と出力装置１３および該入
力、出力装置の間でデータ処理を行うプロセッサ１２よ
り成る。入力装置１１は、計算制御装置の外部からパラ
レルに送られてくるデータを受け、同時にプロセッサ１
２から送られてくるアドレスに基づき、パラレルデータ
の数ワード中の１ワード （通常１ワードは８〜１６ビ
ット）を選択してプロセッサに送る作業を行つている。
このような場合、データの量が増加するにつれて、その
故障診断が要求されてくる。通常プロセツサでは、メモ
リのパリテイエラーチエツク、プログラムの進行異常を
検出するウオツチドグタイマによるチエツク等を行つて
いる。また出力装置１３に関しても、出力装置への入力
信号とその出力信号を比較し、不一致があれば異常信号
を出力する等の故障診断法が実用されている。しかしな
がら入力装置に関しては未だ適当な故障診断法が開発さ
れていない。近年の装置は大規模化、複雑化の方向にあ
り、運転員には高度な専門知識が要求されるようになつ
てきている。これに対し、社会的には高度な専門技術者
の確保がますます困難な状況にある。このような背景の
もとに故障診断機能を持つた装置が種々提案されている
。 ます計算制御装置の入力装置１１の構成図を第２図
に示す。第２図において入力装置への入力信号は外部の
スイツチ１の開・閉で与えられる。スイツヂ１の開◆閉
信号はフイルタ２を介してコンパレータ５に伝えられる
。コンパレータ５には電圧Ｖ。を抵抗３， ４て分圧し
た■ｓが印加されている。フイルタ２の出力電圧は、ス
イツチ１の開・閉に応じて基準電圧■，より大または小
に変化する。このフイルタ２の出力電圧に対応したコン
パレータ５の出力電圧はマルチプレクタ６に印加される
。この状態は、入力装置１１の外部から与えられたスイ
ツチ１の開・閉信号が電気的に処理され、プロセツサ１
２へ出力可能となつた状態である。プロセツサ１２から
入力装置を選択するアドレス信号ＡＤＤＲが送られてく
ると、そのアドレス信号に対応した入力信号が選択され
、ＤＩＮラインを介してプロセツサヘ送られる。 この
種の入力装置に対する従来の故障診断方式を第３図によ
り説明する。

図から明らかなように、この方式は入力装置を２重化し
たものである。スイツチ１の開・閉信号は、フイルタ２
および２″に印加される。フイルタ２の入力信号はコン
パレータ５を介してマルチプレクサ６に印加され、プロ
セツサ１２より送られてくるアドレスＡＤＤＲに応じて
前述と同様対応した入力信号が選択され、入カラインＤ
ＩＮを介してプロセツサ１２に入力されると共に、不一
致検出回路７に供給される。フイルタ２″を通つた入力
信号はコンパレータ５″を介してマルチプレクサ６″に
印加され、プロセツサ１２より送られてくるアドレスＡ
ＤＤＲに応じて前述と同様にＤＩＮ″ラインを介して不
一致検出回路７に加えられる。ＤＩＮおよびＤＩＮ″ラ
インの信号は不一致検出回路７においてその不一致が判
断される。不一致の場合は、不一致信号がレジスタ８に
記憶される。前述のように、第３図で示される回路１１
と１「は同一回路構成であり、入力信号およびプロセツ
サ１２より与えられるアドレスＡＤＤＲはいずれも共通
である。このため正常状態ではＤＩＮラインおよびＤＩ
Ｎ″ラインの出力信号は一致することになる。したがつ
て、もし不一致が生じたとすれば、それは回路１１また
は １「が故障したことを意味する。不一致信号はレジ
スタ８に記憶され、警報信号ＡＬＡＲＭをプロセツサ１
２に出力する。このようにして入力装置の故障診断がで
きる。しかしながらこの方式では、回路規模が約２倍に
なるため、価格が上昇し、また部品点数の増加により信
頼度が低下するという大きな欠点があつた。 本発明の
目的は、価格上昇が少なく、信頼度低下も少ない、入力
装置の故障診断装置を提供するにある。

本発明の要旨は、デジタル入力装置の入力信号として
、通常入力する外部入力信号とは別に摸擬入力信号を印
加し、該入力装置の出力が規定値内にあるかどうかをチ
エツクし故障診断を行うものである。

信号入力装置の故障診断方式には大きく分けて ３つ
の方式が考えられる。

第１は外部の装置で目ｊ的の装置を診断する方式、第２
は装置内部に故障診断機能を持たせた自己診断方式、第
３は故障診断機能を装置内部と装置の外部て分担しても
つ方式である。本発明は第３の方式に関し、入力装置の
内部で故障診断の情報をつくり出し、外部のプｊロセツ
サは、この情報を分析して、故障診断を行 うものであ
る。従来のデジタル入力装置は第４図の如く書きあらわ
すことができる。すなわち入力信号Ｘは、入力装置１０
により処理されて出力ｙとなる。この入力装置１０の機
能Ｆ（ｘ）は、入冫力ｘの規定された範囲のすべてに対
して、対応する出力ｙの値が規定値内にあるとき正しい
と認定することができる。ところで実際のデジタル装置
の故障は、オープンまたはシヨートの場合がほとんどで
あるため、入力Ｘおよび出力ｙについて、論理“゜１゛
と論理゛０゛の双方のチエツクを行うことにより装置の
故障を診断することができる。本発明はこの点に着目し
てなされたものであり、第５図にその概略ブロツク図を
示す。図において１０は入力装置、９は切替スイツチ、
Ｘは外部からの入力信号、Ｈは摸擬入力信号、Ｋは入力
装置ｘ．（５Ｈの切替信号、ｙは出力信号である。通常
は入力信号Ｘが選択されて入力装置１０に印加され、入
力装置の出力ｙが出力されている。入力装置１０の故障
診断を行う場合には、切替信号Ｋを制御してスイツチ９
を切替え、入力装置１０に信号Ｈを印加する。この状態
で、装置１０および切替スイツチ９とは別個に配置され
たチエツク手段（図示せす）により、出力ｙをチエツク
し、出力ｙの値が規定値の範囲内であれば正常、規定値
の範囲外てあれば故障と認定するものである。 本発明
の実施例を第６図の詳細ブロツク図および第７図のタイ
ムチヤード参照して説明する。本実施例の回路は第２図
の従来例回路に対し、模擬入力回路および記憶回路を迫
加し、マルチプレクサをバツフアで置き替えたものであ
る。模擬入力回路はスイツチ回路１７， １８、発振器
１９、制御回路２０、アドレス選択回路２１より成る。
入力装置１０に電源が投入されると発振器１９からは発
振出力信号Ａが出力され、制御回路２０に印加される。
制御回路２０はカウンタおよびゲート回路を内蔵してお
り、内部的には第７図に示されたＢ，Ｃ，Ｄ，Ｅの各ク
ロツクを発生すると共に外部に対しては、（１）記憶回
路１５への書込パルスＭＳＴＢ１（２）書込み、または
続出しアドレスをアドレス選択回路２１に指示するアド
レス信号ＡＤＤＲ１、（３）アドレスがプロセツサ１０
０からのものか、制御回路２０からのものかを指示する
信号ＳＥＬ１（４）スイツチ１７を制御する“゜０゛Ｃ
ＨＥＣＫ信号、（５）スイツチ１８を制御する゜′ｒ′
ｃＨＥｃＫ信号および、（６）プロセツサから読出指令
信号ＳＴＢを受けて、プロセツサヘ送られる続出許可信
号ＲＥＡＤＹなどをそれぞれ予定のタイミングで発生し
ている。 プロセツサからの続出し指令信号ＳＴＢおよ
びこれと関連するＲＥＡＤＹ信号、ＳＥＬ信号は非同期
に入力してくるが、信号ＭＳＴＢＮＡＤＤＲ１、゜゜０
゛ＣＨＥＣＫ、゜“１゛ＣＨＥＣＫは第７図に示される
ように周期的に出力される。

ここで信号ＭＳＴＢの周期Ｔは、フイルタ２の時定数τ
と比較して次の関係が必要である。 これは入力装置の
正しい入力信号を記憶回路１５に確実に取り込むためで
ある。 次に本実施例の動作を第８図のフローチヤート
をも参照して説明する。

（１） ＳＴＡＧＥ１および３の動作 この状態ぱ゜０゛ＣＨＥＣＫ１゜゜１゛ＣＦＩＥＣ
Ｋ信 号共に信号はＬレベルであり、スイツチ１７、
スイツチ１８は閉じている。

したがつて電源Ｖ 。が抵抗器２２を介して接点１に印
加され、接 点１のアース側はスイツチ８を通してアー
スに接続される。このため、接点１が閉じられれば フ
イルタ２の入力端子はアースに接続されてＬ レベルに
なり、一方接点１が開かれておれば電 源Ｖｃが抵抗器
２２を介してフイルタ２の入力端子に印加されてＨレベ
ルになる。即ちスイツ チ１のＯＮ，．ＯＦＦが電気信
号としてフイルタ２ およびコンパレータ５を介して記
憶回路１５に 印加されることになる。制御回路２０か
らはア ドレスＡＤＤＲ１が出力される。ここで記憶回
路 ヘの書込パルスＭＳＴＢが出力されたとき、プロ
セツサ１００からの読出指令信号Ｓ゛田が来て いなけ
ればアドレス選択回路２１への選択信号 ＳＥＬは制御
回路２０のＡＤＤＲ１を選択するの で、ＡＤＤＲ１が
記憶回路１５に印加される。こ の状態で書込パルスＭ
ＳＴＢが出力されると、記 憶回路１５に印加されてい
るコンパレータ５か らのデータが、ＡＤＤＲ１によつ
て指定された記 憶回路の番地Ｎに書き込まれる。なお
制御回路 ２０の出力する書込信号ＭＳＴＢと、プロセ
ツサ １００からの読出指令信号ＳＴＢがオーバラツ
プした時の動作は、各信号の発生時刻の前述に したが
つて次のようになる。すなわち、制御回 路２０におい
て、書込信号ＭＳ゛田が読出信号 Ｓ′ＩＢより早く到
達したと判定された場合は、 データの書込が先に行な
われ、プロセツサ１０ ０は書込時間だけ待たされた後
、書き替えられ た新しいデータを読み取る。反対に書
込信号 ＭＳＴＢが、読出指令信号Ｓ′１１３より遅く
到達した と判定された場合は、制御回路２０による記
憶 回路１５へのデータの書込は、プロセツサ１０ ０
がデータの読取りを完了する時点まで待たさ れた後に
行なわれる。書込信号ＭＳＴＢと読出指 令信号ＳＴＢ
の到達時刻の遅速は確実に判定さ れる。以上に述べた
、このＳＴＡＧＥの動作は第 ２図の従来例の回路動作
と全く同じである。（２） ＳＴＡＧＥ２の動作 こ
のＳＴＡＧＥは模擬入力論理゜゜０゛を印加し て動作
チエツクを行うものである。

４“『２ ＣｌＩＥＣＫ信号はＨレベルＣ′Ｆ′ＣＨＥ
ＣＫ信号は １７レベル、アドレス信号ＡＤＤＲＩはＮ
＋１とな つている。

この状態ではスイツチ１７が開放さ れるので、電源■
。はスイツチ１に印加されな い。この状態のとき、フ
イルタ２の信号レベル がＬレベルとなるように回路を
構成することが 可能である。このようにすれば、前述
の ＳＴＡＧＥ１の状態で、外部スイツチ１が全て閉
になつたと同じ状態をつくり出したことにな る。

言い換えれば、記憶回路１５のデータとし て論理６４
０゛２を印加したことになる。この時の アドレスＡＤ
ＤＲ１はＮ＋１となつているから、 書込パルスＭＳＴ
Ｂにより、記憶回路１５のＮ＋ １番地にデータ゜“０
゛が書き込まれる。プロセ ツサ１００は任意の時刻に
、アドレスＡＤＤＲ２ としてＮ＋１番地を指定すると
共に、読出指令 信号ＳＴＢを出力し、読出許可信号Ｒ
ＥＡＤＹを確 認した後に、記憶回路１５ののＮ＋１番
地の内 容をチエツクすることができる。もしＮ＋１番
地の内容が“０゛でなければ入力装置故障と判 定す
ることができる。（３） ＳＴＡＧＥ４の動作 このＳＴＡＧＥは模擬入力論理゛１゛を印加し て
動作チエツクを行うものである。

゜゜０゛ ＣＦＩＥＣＫはＬレベル、″１″ＣＨＥＣＫ
はＨレべ ル、アドレス信号．ＡＤＤＲ１はＮ＋２とな
つてい る。この時、スイツチ１７は閉じ、電源Ｖｃは
抵抗２２を介してスイツチ１に印加されてお り、ま
たスイツチ１８は開いている。この状態 では、スイツ
チ１が閉じても、フイルタ２の入 力端子をＬレベルに
することはできない。すな わち、前述のＳＴＡＧＥ１
の状態において外部ス イツチ１が全部開になつている
のと同じ状態を つくり出したことになる。言い換えれ
ば記憶回 路１５のデータとして論理“゜１゛を印加し
たこ とになる。この時アドレスＡＤＤＲ１はＮ＋２と
なつているから、書込パルスＭＳＴＢにより記憶 回
路１５のＮ＋２番地にデータ゜゜１゛が書込ま れる。
プロセツサ１００は任意の時刻にアドレ スＡＤＤＲ２
としてＮ＋２番地を指定すると共 に、読出指令信号Ｓ
ＴＢを出力し、読出許可信 号ＲＥＡＤＹを確認した後
に、記憶回路１５のＮ ＋２番地の内容をチエツクする
ことができる。 もしＮ＋２番地の内容が論理“１゛で
なければ 入力装置故障と判定することができる。 以
上のように本発明の入力装置は模擬入力回路と記憶回路
を持ち、模擬入力（論理゜゜０゛または゜゜１゛）を記
憶回路に書込む作業を行つている。

またプロセツサは、任意の時刻に入力装置の記憶回路の
内容を読み取り、チエツクを行う。このようにして、故
障診断の作業を分担することにより、故障診断の回路部
品の増加を最小限に止どめることができ、また第８図に
示したように故障診断プログラムを単純化することがで
きる。 以上の説明したように本発明によれば、下記の
ような著しい効果が達成される。

（１）少ない部品追加て故障検出付入力装置が実現 で
きる。

（故障検出用部品を従来の３０％に低減 可能）（２）
高信頼度の入力装置の故障検出ができる。（３｝ オン
ラインの入出力装置の故障診断が可能で ある。図面の
簡単な説明 第１図は計算制御装置のブロツク図、第２
図は第１図の入力装置のブロツク図、第３図は従来の故
障診断機能付入力装置のブロツク図、第４図は従来の入
力装置の機能ブロツク図、第５図は本発明の入力装置の
機能ブロツク図、第６図は本発明の１実施例のブロツク
図、第７図はそのタイムチヤート図、第８図は本発明に
よる故障診断のフローチヤートである。

１・・・・・スイツチ、２・・・・・フイルタ、５
・・・・・コンパレータ、１５・・・・・記憶回路、１
６・・・・・・バッフ易ア、１９・・・・・・発振器、
２０・・・・制御回路、２１・ ・・アドレス選択回路
、１００・・・・・・プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ パラレルに入力されるデジタル信号を基準値と比較
   する複数のコンパレータと、コンパレータでの比較結果
   を外部装置に供給するためのバッファとを備えたデジタ
   ル入力装置の誤動作検出方法であつて、予め定められた
   模擬入力信号を予定のタイミングで前記コンパレータに
   供給し、その比較結果を記憶回路に記憶し、その後この
   比較結果を外部装置に転送して、その内容が前記予じめ
   定められた模擬入力信号と一致しているか否かを外部装
   置において判定し、一致しないときは故障と判定するこ
   とを特徴とするデジタル入力装置の誤動作検出方法。 ２ 予じめ予められた模擬入力信号がすべて“０”また
   は“１”であることを特徴とする第１項記載のデジタル
   入力装置の誤動作検出方法。 ３ 外部装置がプロセッサであることを特徴とする第１
   または第２項のいずれかに記載のデジタル入力装置の誤
   動作検出方法。 ４ パラレルに入力されるデジタル信号を基準値と比較
   する複数のコンパレータと、コンパレータでの比較結果
   を外部装置に供給するためのバッファとを備えたデジタ
   ル入力装置の誤動作検出装置であつて、コンパレータと
   バッファとの間に挿入され、コンパレータの比較結果を
   記憶する記憶回路と、コンパレータに予定の模擬入力信
   号を、予定のタイミングで供給するためのスイッチ手段
   と、コンパレータへの外部入力信号を遮断するためのス
   イッチ手段と、前記記憶回路のアドレスを選択する回路
   と、前記各スイッチ手段を制御する信号、コンパレータ
   での比較結果を記憶回路に書込むための信号、外部装置
   からの記憶回路の内容続出要求に応答する読出許可信号
   、アドレス選択回路の動作を指定する信号などを発生す
   る制御回路を具備したことを特徴とするデジタル入力装
   置の誤動作検出装置。 ５ 外部装置がプロセッサであることを特徴とする第４
   項記載のデジタル入力装置の誤動作検出装置。