JPS6045040A - 薄膜パタ−ン形成方法 - Google Patents
薄膜パタ−ン形成方法Info
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- JPS6045040A JPS6045040A JP58153409A JP15340983A JPS6045040A JP S6045040 A JPS6045040 A JP S6045040A JP 58153409 A JP58153409 A JP 58153409A JP 15340983 A JP15340983 A JP 15340983A JP S6045040 A JPS6045040 A JP S6045040A
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- JP
- Japan
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- thin film
- wiring
- pattern
- formation
- heat treatment
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
援４ば艶
本発明は、薄膜パターン形成方法に関し、より詳細には
ＬＳＩ、好ましくはＭＯＳ ＦＥＴ集積回路の製造工程
における多層配線に適用しうる導体パターンの形成方法
に関する。
ＬＳＩ、好ましくはＭＯＳ ＦＥＴ集積回路の製造工程
における多層配線に適用しうる導体パターンの形成方法
に関する。
従】Ｕ１術−
ＬＳＩにおける配線材料としてＡＱが、そしてそのエツ
チング方法として化学的なウエッＩ−エツチングが用い
られている。今後ともＡＱのウェットエツチングはプロ
セスが簡単なことがら継続して用いられようが、ＡＱの
線幅が３μ−以下となればもはやウェットエツチングで
は、線幅のコントロールは、困難である。その大きな理
由とし、て。
チング方法として化学的なウエッＩ−エツチングが用い
られている。今後ともＡＱのウェットエツチングはプロ
セスが簡単なことがら継続して用いられようが、ＡＱの
線幅が３μ−以下となればもはやウェットエツチングで
は、線幅のコントロールは、困難である。その大きな理
由とし、て。
ヒロック（ｈｉｌＬｏｃｋ）の発生がある。すなわち、
従来、ＬＳＩ等の配線は、蒸着やスパッタリング等によ
りＡＱやＡＱ−８ｉ等の導電体材料を薄膜形成し、パタ
ーン形成した後、４００℃〜５００℃の熱処理を施して
行なわれるが、熱処理時にヒロック（ｈｉｌＬｏｃｋ）
と呼ばれる突起物が形成されて表面の平滑性が失われる
という現象が発生することが知られている。ヒロックは
エレクトロマイグレーションによる断線や、特に多層配
線に於ける第１導体層と第２導体層の電気的短終等の根
本原因となり、多層配線実現の為の大きな障害となって
いる。
従来、ＬＳＩ等の配線は、蒸着やスパッタリング等によ
りＡＱやＡＱ−８ｉ等の導電体材料を薄膜形成し、パタ
ーン形成した後、４００℃〜５００℃の熱処理を施して
行なわれるが、熱処理時にヒロック（ｈｉｌＬｏｃｋ）
と呼ばれる突起物が形成されて表面の平滑性が失われる
という現象が発生することが知られている。ヒロックは
エレクトロマイグレーションによる断線や、特に多層配
線に於ける第１導体層と第２導体層の電気的短終等の根
本原因となり、多層配線実現の為の大きな障害となって
いる。
また、従来、ウェットエツチングでメタルパターンを形
成しているか、上述したヒロックが存在し７ていること
、さらには歯ぬけ現象が生ずるため、微細パターンをウ
ェットエツチングで行うことはできなかった。
成しているか、上述したヒロックが存在し７ていること
、さらには歯ぬけ現象が生ずるため、微細パターンをウ
ェットエツチングで行うことはできなかった。
そこで最近、微細な配線パターンを精度よく形成するた
めエツチングプロセスをドライ化、例えばプラズマでエ
ツチングする手段が行なわれてきている。このプラズマ
エツチングは、ｃｃＱ４などの塩素系ガスをプラズマ化
してＡＱに反応させてエツチングする方法である。確か
に、この方法でエツチングを行なえば、ＡＱ配線のパタ
ーン形成は精度よくきれいにできる。しかし、前述した
ヒロックの発生を防止することはできず、さらにＡＱを
二層配線に形成する場合、第１のＡＱ層の断面が、鋭角
になってしまうためその眉間の絶縁膜のカバーレジが悪
いという欠点があり、配線形成時の断線を引き起すこと
にもなる。
めエツチングプロセスをドライ化、例えばプラズマでエ
ツチングする手段が行なわれてきている。このプラズマ
エツチングは、ｃｃＱ４などの塩素系ガスをプラズマ化
してＡＱに反応させてエツチングする方法である。確か
に、この方法でエツチングを行なえば、ＡＱ配線のパタ
ーン形成は精度よくきれいにできる。しかし、前述した
ヒロックの発生を防止することはできず、さらにＡＱを
二層配線に形成する場合、第１のＡＱ層の断面が、鋭角
になってしまうためその眉間の絶縁膜のカバーレジが悪
いという欠点があり、配線形成時の断線を引き起すこと
にもなる。
１濃
本発明の目的は２以上の点に鑑みてなされたものであっ
て、ウニ・ソトエッチングに簡単な−Ｃ程を付加するこ
とによって細い配線パターンを精度よくきれいに形成で
きることにある。そして、特にＡｌｌの多層配線の形成
において断線がなく、かつ細い配線パターンを精度よく
きれいに形成でさることにある。
て、ウニ・ソトエッチングに簡単な−Ｃ程を付加するこ
とによって細い配線パターンを精度よくきれいに形成で
きることにある。そして、特にＡｌｌの多層配線の形成
において断線がなく、かつ細い配線パターンを精度よく
きれいに形成でさることにある。
１誠。
本発明の構成は、構成体上に選択り、た材料からなる薄
膜を形成する工程と、該薄膜の表面にエネルギーを与え
て全面的に一様に結晶核を作り核成長を起こさせる工程
と、前記薄膜をウェットエツチングして所定のパターン
を形成する工程と、前記パターン形成された薄膜を熱処
理する」工程とを備えることを特徴とする薄膜パターン
形成力ａ、にある。また、前記構成体は、Ｍ Ｑ Ｓ
ｌｉ ｌｌ：Ｅ’テＡ；＞す、また前記薄膜パターンは
、ＭＯ８型１へうンリスタ−（７）ＡＱ−ＡＱ−８ｉ、
等の材料からなる配線、特に多層配線である。
膜を形成する工程と、該薄膜の表面にエネルギーを与え
て全面的に一様に結晶核を作り核成長を起こさせる工程
と、前記薄膜をウェットエツチングして所定のパターン
を形成する工程と、前記パターン形成された薄膜を熱処
理する」工程とを備えることを特徴とする薄膜パターン
形成力ａ、にある。また、前記構成体は、Ｍ Ｑ Ｓ
ｌｉ ｌｌ：Ｅ’テＡ；＞す、また前記薄膜パターンは
、ＭＯ８型１へうンリスタ−（７）ＡＱ−ＡＱ−８ｉ、
等の材料からなる配線、特に多層配線である。
以下、具体的な実施例で本発明を説明する。
星上失衡貫
まず、ＬＳＩ製造技術において良好な配線材料とし、て
一般的に使用されているＡ Ｑ、を公知の薄膜形成法に
より所定の膜厚に形成する１例えば、高速マグネトロン
スパッタリング法や自転型Ｅ −ｇｕｎ蒸着法により膜
厚８００Ｘ〜１μ吊に形成すると良い。
一般的に使用されているＡ Ｑ、を公知の薄膜形成法に
より所定の膜厚に形成する１例えば、高速マグネトロン
スパッタリング法や自転型Ｅ −ｇｕｎ蒸着法により膜
厚８００Ｘ〜１μ吊に形成すると良い。
本実施例では、へＱ膜を１７ｚｍの厚さに形成するもの
とする。次に、このＡＱ膜に、Ａｒ、Ａｓ、Ｂ等の元素
のイオンを公知のイオン注入法により注入する。本実施
例では、Ａｓイオンを使用する。
とする。次に、このＡＱ膜に、Ａｒ、Ａｓ、Ｂ等の元素
のイオンを公知のイオン注入法により注入する。本実施
例では、Ａｓイオンを使用する。
イオン注入の条件とし、では、加速を６０ Ｋ ｅ Ｖ
。
。
単位面積当たりの打込み量をｌ Ｘ Ｉ Ｏ” ｄｏｓ
ｅとするのが好適である。又、表面付近（特に表面から
２０００λ以内）に於けるイオン濃度は５ Ｘ ｌ ０
１フイオン数／ ｏ＆以上となることが好まし、く、特
に好適には５ Ｘ １０”イオン数／ ａｎ？以上とす
る。次に、全面にレジストを塗布後、この１ノジストを
所定の形状にパターニングする。
ｅとするのが好適である。又、表面付近（特に表面から
２０００λ以内）に於けるイオン濃度は５ Ｘ ｌ ０
１フイオン数／ ｏ＆以上となることが好まし、く、特
に好適には５ Ｘ １０”イオン数／ ａｎ？以上とす
る。次に、全面にレジストを塗布後、この１ノジストを
所定の形状にパターニングする。
このパターニングさ、ｌまたＡＱ膜をエツチング液（リ
ン酸：硫酸：酢酸＝３ ： ０．１７ ： ０．６）を
用いてウェットエツチングし・、所定の配線パターンを
形成する。その後、熱処理工程として、例えば、窒素雰
囲気中で４３０℃、２０分間、かつ水素雰囲気中で２０
分間の熱処理を行なう。
ン酸：硫酸：酢酸＝３ ： ０．１７ ： ０．６）を
用いてウェットエツチングし・、所定の配線パターンを
形成する。その後、熱処理工程として、例えば、窒素雰
囲気中で４３０℃、２０分間、かつ水素雰囲気中で２０
分間の熱処理を行なう。
上の方法によって作成した配線パターンをＡρ配線にＡ
ｓイオン等の不純物をドープしないウェットエツチング
を用いる従来の方法で作成した配線パターンとの評価を
行なった。第１図で写真Ａ。
ｓイオン等の不純物をドープしないウェットエツチング
を用いる従来の方法で作成した配線パターンとの評価を
行なった。第１図で写真Ａ。
ＢはＡＱ線幅２μｓ、Ｃ，ＤはＡＱ線幅２．７５ ｐ
ｍでの写真でＡ及びＣは１本実施例の方法で行なったも
の、そして写真Ｂ及びＤは従来の方法で行なったもので
ある。また、第２図の写真はｌＸｌ０ ｄ。
ｍでの写真でＡ及びＣは１本実施例の方法で行なったも
の、そして写真Ｂ及びＤは従来の方法で行なったもので
ある。また、第２図の写真はｌＸｌ０ ｄ。
ｓｅ、６０ｋｅＶでＡｓをイオン注入した後、ウェット
エツチングで形成した３μｍ幅の配線パターンである。
エツチングで形成した３μｍ幅の配線パターンである。
これら写真かられかるように、本実施例の方法でパター
ニングしたＡＤ、配線は、ヒロックの発生に伴ういわゆ
る「歯抜け」現象が見られない５かつ配線のパターンが
きれいに精度よくなされていることがわかる。
ニングしたＡＤ、配線は、ヒロックの発生に伴ういわゆ
る「歯抜け」現象が見られない５かつ配線のパターンが
きれいに精度よくなされていることがわかる。
第２実施例
上記の方法を適用して、二層のΔＱ配線を形成する場合
を説明する。
を説明する。
上記の方法によっつでパターニング形成されたＡＱ線を
第１層とし、この上に層間絶縁膜として２モル％のリン
を含有したＰＳＧ（リンケイ酸ガラス）膜を８０００λ
の厚さに設ける。この後、スルーホールのための写真製
版、エツチングを施す。そして、次に第２層目のＡＱ膜
を形成するため全面にＡＱをデポジットする。次に、こ
のＡＱ膜を所定形状にパターニング、エツチングし、窒
素及び水素雰囲気中で４３０°Ｃで熱処理を行なう。
第１層とし、この上に層間絶縁膜として２モル％のリン
を含有したＰＳＧ（リンケイ酸ガラス）膜を８０００λ
の厚さに設ける。この後、スルーホールのための写真製
版、エツチングを施す。そして、次に第２層目のＡＱ膜
を形成するため全面にＡＱをデポジットする。次に、こ
のＡＱ膜を所定形状にパターニング、エツチングし、窒
素及び水素雰囲気中で４３０°Ｃで熱処理を行なう。
この方法で作成し、た２層配線のＳＥＭ （Ｓｃａｎｎ
ｊ、ｎｇｅｌｅｃｊｒｏｎ Ｉ！１ｉｃｒｏｓｃｏｐｅ
）写真を第３図に示す・この写真かられかるように、二
層のＡＱ配線のパターニングが精度よく、かつ、カバー
レジが良好であること、また、配線間の断差が小さいこ
とが才〕かる。
ｊ、ｎｇｅｌｅｃｊｒｏｎ Ｉ！１ｉｃｒｏｓｃｏｐｅ
）写真を第３図に示す・この写真かられかるように、二
層のＡＱ配線のパターニングが精度よく、かつ、カバー
レジが良好であること、また、配線間の断差が小さいこ
とが才〕かる。
以」二、第１及び２の実施例においてわかるように、本
発明によれば、従来ＡＱ膜形成に伴うヒロックの防止、
さらにウエッッ１−エツチングによる欠点であった微細
な配線形成に伴って生ずる「歯抜け」等の欠落を防止で
き、さらにｍ細な第１層の配線を有する２層配線技術に
おいてはドライエツチングによる欠点であった二層配線
形成時の層間絶縁膜のカバーレジの不良も一緒に防止で
きる。
発明によれば、従来ＡＱ膜形成に伴うヒロックの防止、
さらにウエッッ１−エツチングによる欠点であった微細
な配線形成に伴って生ずる「歯抜け」等の欠落を防止で
き、さらにｍ細な第１層の配線を有する２層配線技術に
おいてはドライエツチングによる欠点であった二層配線
形成時の層間絶縁膜のカバーレジの不良も一緒に防止で
きる。
その理由としては、まずヒロックの発生原因は、熱処理
時に受ける熱応力によって、表面近傍に局所的に存在す
る結晶核を中心とし、て異方性成長が起こる為であるこ
とが知られている。本発明は熱処理の前にイオン注入」
二層を付加することによって、表面全体に積極的に結晶
を作り異方性成長を全面的に一様に起こして、局所的な
ヒロックの発生を抑えるものである。即ち、蒸着等によ
り何着形成したＡＱＩＩＩは内部構造的には不均一なも
のと考えら才１、特に表面近傍に局所的に何らかの不拘
−Ｗ造部分が存在すると、後の熱処理時にこの様な不均
一構造部分で発生する局所的熱応力に基づきヒロックが
形成さ、！【る可能性がある。本発明方法では、まず熱
処理を行なう前に八〇、 ＩｖＡに所定のイオンでイオ
ン注入を行ないＡｌｌ膜の構造的膜質を均一化させ、特
にＡ Ｄ、膜表面近傍のｎ桑絹成を注入イオンにより積
極的に均一化させて、熱処理時に於ける熱応力局所的集
中を回避せんとするものである。尚、本実施例に於いて
は、薄膜の表面にエネルギを７３えて結晶核を作り核成
長を全面的に一様に起こす方法として、半導体技術に於
いて従来公知のイオン注入法を用いているが、これに限
定されることなく一般的にイオンを注入する方法、例え
ば逆スパツタリング法やプラズマ処理等を用いることも
可能である。
時に受ける熱応力によって、表面近傍に局所的に存在す
る結晶核を中心とし、て異方性成長が起こる為であるこ
とが知られている。本発明は熱処理の前にイオン注入」
二層を付加することによって、表面全体に積極的に結晶
を作り異方性成長を全面的に一様に起こして、局所的な
ヒロックの発生を抑えるものである。即ち、蒸着等によ
り何着形成したＡＱＩＩＩは内部構造的には不均一なも
のと考えら才１、特に表面近傍に局所的に何らかの不拘
−Ｗ造部分が存在すると、後の熱処理時にこの様な不均
一構造部分で発生する局所的熱応力に基づきヒロックが
形成さ、！【る可能性がある。本発明方法では、まず熱
処理を行なう前に八〇、 ＩｖＡに所定のイオンでイオ
ン注入を行ないＡｌｌ膜の構造的膜質を均一化させ、特
にＡ Ｄ、膜表面近傍のｎ桑絹成を注入イオンにより積
極的に均一化させて、熱処理時に於ける熱応力局所的集
中を回避せんとするものである。尚、本実施例に於いて
は、薄膜の表面にエネルギを７３えて結晶核を作り核成
長を全面的に一様に起こす方法として、半導体技術に於
いて従来公知のイオン注入法を用いているが、これに限
定されることなく一般的にイオンを注入する方法、例え
ば逆スパツタリング法やプラズマ処理等を用いることも
可能である。
そし、て、このようなヒロックの防止が可能になった結
果従来、微細な配線パターンがウェットエツチングを用
いては出来なかったものが、積極的にウエツｌ〜エツチ
イングを用いることによって、はじめて微細な配線パタ
ーンを形成できる。すなわち、微細パターン形成に際し
、て積極的にウエッ１〜エツチングを用いることができ
るプロセスを実用的に用いることができることは今まで
考えられ１１〜 ていなかっノニ。
果従来、微細な配線パターンがウェットエツチングを用
いては出来なかったものが、積極的にウエツｌ〜エツチ
イングを用いることによって、はじめて微細な配線パタ
ーンを形成できる。すなわち、微細パターン形成に際し
、て積極的にウエッ１〜エツチングを用いることができ
るプロセスを実用的に用いることができることは今まで
考えられ１１〜 ていなかっノニ。
さらには、多層配線時に、従来の欠点を解決するためド
ライエツチングが用いられており、これにより微細なパ
ターンが形成できるようになったが、眉間絶縁膜にカバ
ーレジがよくなく断線し、やすい。この欠点も本発明に
よ］（ば、積極的にウェットエツチングを用いることが
できるためカバーレジが悪いという欠点が解決さ、ＩＩ
、その結果としてカバーレジがよく、シ、かもヒロック
の発生のないため断線が生じないで微細な配線パターン
を形成できる。
ライエツチングが用いられており、これにより微細なパ
ターンが形成できるようになったが、眉間絶縁膜にカバ
ーレジがよくなく断線し、やすい。この欠点も本発明に
よ］（ば、積極的にウェットエツチングを用いることが
できるためカバーレジが悪いという欠点が解決さ、ＩＩ
、その結果としてカバーレジがよく、シ、かもヒロック
の発生のないため断線が生じないで微細な配線パターン
を形成できる。
肱米
以上の如く、本発明によって従来問題となっていたヒロ
ックの発生を防止することがｉｉ）能どなり、半導体装
置の製造に適用した揚姶には配線の信頼性、寿命が向上
する。特に、ＬＳＩの多層配線の実現が容易になるとい
う効果がある。又１隻層配線に於ける層間層とし・てｐ
ｓ ｃ ！；り・を用いる場か、極め′Ｃ′阜好なカ
バレージが得ら４する、ｙ、エツチング端卵に凹凸が発
生することがないので、特に微細パターン形成をイ′ｊ
なうｊ二て有利である。
ックの発生を防止することがｉｉ）能どなり、半導体装
置の製造に適用した揚姶には配線の信頼性、寿命が向上
する。特に、ＬＳＩの多層配線の実現が容易になるとい
う効果がある。又１隻層配線に於ける層間層とし・てｐ
ｓ ｃ ！；り・を用いる場か、極め′Ｃ′阜好なカ
バレージが得ら４する、ｙ、エツチング端卵に凹凸が発
生することがないので、特に微細パターン形成をイ′ｊ
なうｊ二て有利である。
尚、本発明方法は上述し、た半導体！！、＋ｊ首の’Ｊ
”￥ １２１のみならず、任意の構成体の−に；二下ｄ
゛１性の（９：１またｉＶ膜を形成する場合に使用可能
であることは勿論である。
”￥ １２１のみならず、任意の構成体の−に；二下ｄ
゛１性の（９：１またｉＶ膜を形成する場合に使用可能
であることは勿論である。
第１図（Ａ）、（Ｃ）及び第２図は１本発明に基づきイ
オン注入を行なった後、ウェットエツチングを行なった
場合のＡＱ配線の顕微鏡写真、また、第１図（Ｂ）、（
Ｄ）は、イオン注入を行なわずウェットエツチングを行
なった場合のＡＱ配線の顕微鏡写真、第３図は、本発明
に基づき形成されたＡＱ、の２層配線のＳＥＭ写真であ
る。 特許出願人 株式会社リ コー 、第１図 第り図 第３問 手続補正書動幻 昭和５９年１月０４日 特許庁長官 若 杉 和 夫１％５８＄１２１３ｉｌ＝
ｆ差出１、事件の表示 昭和５８年特許願第１５３４０９号 ２、発明の名称 薄膜パターン形成方法 ３、補正をする者 事件との関係 特許出願人 ガスダグ 丁カン丁Ｉ 住 所〒１４３東京都大田区中馬込１丁目３番６号昭和
５８年１１月８日 （発送日 昭和５８年１１月２９日） ５、補正の対象 図面及び「図面の簡単な説明」の欄 ６、補正の内容 別紙の通り ４、図面の簡単な説明 第１図（Ａ）、（Ｃ）及び第２図は１本発明に基づきイ
オン注入を行なった後、ウェットエツチングを行なった
場合のＡｔ配線の金属組織構造を示した顕微鏡写真図で
あり、第１図（Ｂ）、（Ｄ）は、イオン注入を行なわず
ウェットエツチングを行なった場合のＡｔ配線の金属組
織構造を示した顕微鏡写真図であり、第３図は１本発明
に基づき形成されたＡＩの２層配線の金属組織構造を示
した顕微鏡写真図である。 第１ 図 Ａ 手続補正帯 昭和５９年７月ノロ日 ］−０事件の表示 昭和５８年特許願第１５３４０９号 ２、発明の名称 薄膜パターン形成方法 ３、補正をする者 事件との関係 特許出願人 住所 〒１４３ 東京都大田区中馬込−丁目３番６号名
称 （６７４） 株式会社 リコー ５、補正の内容 （１）別紙の通りとする。 （２）明細書第４頁、第９〜１１行の 「エネルギーを与えて全面的に一様に結晶核を作り核成
長を起こさせ」 を、 ［イオン注入で不純物をドープす」 に、補正する。 別紙 ２、特許請求の範囲 １）構成体上に選択した材料からなる薄膜を形成する工
程と、該薄膜の表面にイオン注入で不純物をドー−＆す
る工程と、前記薄膜をウェットエツチングして所定のパ
ターンを形成する工程と、前記パターン形成された薄膜
を熱処理する工程とを備えることを特徴とする薄膜パタ
ーン形成方法。 ２）上記第１項において、前記薄膜パターンは、ＭＯ８
型トランジスターの配線である。 ３）上記第２項において、前記配線は、多層配線である
。
オン注入を行なった後、ウェットエツチングを行なった
場合のＡＱ配線の顕微鏡写真、また、第１図（Ｂ）、（
Ｄ）は、イオン注入を行なわずウェットエツチングを行
なった場合のＡＱ配線の顕微鏡写真、第３図は、本発明
に基づき形成されたＡＱ、の２層配線のＳＥＭ写真であ
る。 特許出願人 株式会社リ コー 、第１図 第り図 第３問 手続補正書動幻 昭和５９年１月０４日 特許庁長官 若 杉 和 夫１％５８＄１２１３ｉｌ＝
ｆ差出１、事件の表示 昭和５８年特許願第１５３４０９号 ２、発明の名称 薄膜パターン形成方法 ３、補正をする者 事件との関係 特許出願人 ガスダグ 丁カン丁Ｉ 住 所〒１４３東京都大田区中馬込１丁目３番６号昭和
５８年１１月８日 （発送日 昭和５８年１１月２９日） ５、補正の対象 図面及び「図面の簡単な説明」の欄 ６、補正の内容 別紙の通り ４、図面の簡単な説明 第１図（Ａ）、（Ｃ）及び第２図は１本発明に基づきイ
オン注入を行なった後、ウェットエツチングを行なった
場合のＡｔ配線の金属組織構造を示した顕微鏡写真図で
あり、第１図（Ｂ）、（Ｄ）は、イオン注入を行なわず
ウェットエツチングを行なった場合のＡｔ配線の金属組
織構造を示した顕微鏡写真図であり、第３図は１本発明
に基づき形成されたＡＩの２層配線の金属組織構造を示
した顕微鏡写真図である。 第１ 図 Ａ 手続補正帯 昭和５９年７月ノロ日 ］−０事件の表示 昭和５８年特許願第１５３４０９号 ２、発明の名称 薄膜パターン形成方法 ３、補正をする者 事件との関係 特許出願人 住所 〒１４３ 東京都大田区中馬込−丁目３番６号名
称 （６７４） 株式会社 リコー ５、補正の内容 （１）別紙の通りとする。 （２）明細書第４頁、第９〜１１行の 「エネルギーを与えて全面的に一様に結晶核を作り核成
長を起こさせ」 を、 ［イオン注入で不純物をドープす」 に、補正する。 別紙 ２、特許請求の範囲 １）構成体上に選択した材料からなる薄膜を形成する工
程と、該薄膜の表面にイオン注入で不純物をドー−＆す
る工程と、前記薄膜をウェットエツチングして所定のパ
ターンを形成する工程と、前記パターン形成された薄膜
を熱処理する工程とを備えることを特徴とする薄膜パタ
ーン形成方法。 ２）上記第１項において、前記薄膜パターンは、ＭＯ８
型トランジスターの配線である。 ３）上記第２項において、前記配線は、多層配線である
。
Claims (1)
- 【特許請求の範囲】 ■）構成体上に選択した材料からなる薄膜を形成する工
程と、該薄膜の表面にエネルギーを与えて全面的に一様
に結晶核を作り核成長を起こさせる工程と、前記薄膜を
ウエッ１−エツチングして所定のパターンを形成する工
程と、前記パターン形成された薄膜を熱処理する工程と
を備えることを特徴とする薄膜パターン形成方法。 ２）上記第１項において、前記Ｗｆ膜パターンは、ＭＯ
８型トランジスターの配線である。 ３）上記第２項において、前記配線は、多層配線である
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153409A JPS6045040A (ja) | 1983-08-23 | 1983-08-23 | 薄膜パタ−ン形成方法 |
| US07/279,232 US4890151A (en) | 1983-03-12 | 1988-11-29 | Thin-film and its forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153409A JPS6045040A (ja) | 1983-08-23 | 1983-08-23 | 薄膜パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045040A true JPS6045040A (ja) | 1985-03-11 |
Family
ID=15561851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153409A Pending JPS6045040A (ja) | 1983-03-12 | 1983-08-23 | 薄膜パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0331014U (ja) * | 1989-07-27 | 1991-03-26 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690529A (en) * | 1979-12-22 | 1981-07-22 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Treatment of semiconductor device |
| JPS57124431A (en) * | 1981-01-27 | 1982-08-03 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57183055A (en) * | 1981-05-06 | 1982-11-11 | Mitsubishi Electric Corp | Semiconductor device |
-
1983
- 1983-08-23 JP JP58153409A patent/JPS6045040A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690529A (en) * | 1979-12-22 | 1981-07-22 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Treatment of semiconductor device |
| JPS57124431A (en) * | 1981-01-27 | 1982-08-03 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57183055A (en) * | 1981-05-06 | 1982-11-11 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0331014U (ja) * | 1989-07-27 | 1991-03-26 |
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