JPS61236166A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61236166A JPS61236166A JP60077803A JP7780385A JPS61236166A JP S61236166 A JPS61236166 A JP S61236166A JP 60077803 A JP60077803 A JP 60077803A JP 7780385 A JP7780385 A JP 7780385A JP S61236166 A JPS61236166 A JP S61236166A
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- semiconductor active
- insulating film
- semiconductor
- gaas
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にシ１ットキ
接合ゲート形電界効果トランジスタおよびそれを構成素
子とする半導体集積回路の製造方法に関するものである
。
接合ゲート形電界効果トランジスタおよびそれを構成素
子とする半導体集積回路の製造方法に関するものである
。
従来、シッットキ接合ゲート形電界効果トランジスタ（
以下、ＭＥＳ ＦＥＴ と略記）特に、砒化ガリウム
（以下、ＧａＡｓと略記）を用い、ＭＥＳ ＦＥＴを一
構成要素とする集積回路（以下、ＧａＡｓＩＣと略記）
においては、一般に第２図に示すようなＭＥＳ ＦＥＴ
の構造が用いられている。半絶縁性ＧａＡａ基板２０１
にＧａＡｓ能動層２０２を設け、このＧａＡｓ能動層２
０２にゲート電極２０３をショットキ障壁を形成するよ
うにつけ、その両側に一ス電極２０４とドレイン電極２
０５をＧａＡｓ能動層２０２にオーミックにつけて構成
されていた。
以下、ＭＥＳ ＦＥＴ と略記）特に、砒化ガリウム
（以下、ＧａＡｓと略記）を用い、ＭＥＳ ＦＥＴを一
構成要素とする集積回路（以下、ＧａＡｓＩＣと略記）
においては、一般に第２図に示すようなＭＥＳ ＦＥＴ
の構造が用いられている。半絶縁性ＧａＡａ基板２０１
にＧａＡｓ能動層２０２を設け、このＧａＡｓ能動層２
０２にゲート電極２０３をショットキ障壁を形成するよ
うにつけ、その両側に一ス電極２０４とドレイン電極２
０５をＧａＡｓ能動層２０２にオーミックにつけて構成
されていた。
かかるＭＥＳ ＦＥＴの構造に於てはその性能を向上さ
せるのに、ゲート電極２０３の端からソース電極２０４
下およびドレイン電極２０５下までのＧａＡｓ能動層２
０２の厚さおよびそのキャリア濃度を高くシ、寄生抵抗
の低減を計っている。しかしながら、かかるＭＥＳ Ｆ
ＥＴの構造ではゲート長を短くシ、さらにその性能の向
上を計る際、ゲート電極２０３下の半絶縁性基板２０１
にも電流が流ｎることにより生じる短チヤネル効果によ
り、そのゲート長の短縮には限界がある。一般に第２図
に示すＭＥＳ ＦＥＴのゲート長の短縮限界は約２．０
μｍであり、その時ＭＥＳ ＦＥＴの性能の一指標であ
る相互コンダクタンス（以下、詞と略記）は約７０ｍ５
／ｍｍ である。
せるのに、ゲート電極２０３の端からソース電極２０４
下およびドレイン電極２０５下までのＧａＡｓ能動層２
０２の厚さおよびそのキャリア濃度を高くシ、寄生抵抗
の低減を計っている。しかしながら、かかるＭＥＳ Ｆ
ＥＴの構造ではゲート長を短くシ、さらにその性能の向
上を計る際、ゲート電極２０３下の半絶縁性基板２０１
にも電流が流ｎることにより生じる短チヤネル効果によ
り、そのゲート長の短縮には限界がある。一般に第２図
に示すＭＥＳ ＦＥＴのゲート長の短縮限界は約２．０
μｍであり、その時ＭＥＳ ＦＥＴの性能の一指標であ
る相互コンダクタンス（以下、詞と略記）は約７０ｍ５
／ｍｍ である。
第２図に示すＭＥＳ ＦＥＴの短チヤネル効果はゲート
電極２０３の端からソース電極２０４下およびドレイン
電極２０５下までのＧａＡｓ能動層２０２の厚さがゲー
ト電極２０３下のチャネル層の厚さより厚いことにより
加速さｎているので、短チヤネル効果を緩和する方策と
して、第３図に示すように、気相成長法によｔ） Ｇａ
Ａｓ能動層３０７を追加形成して製造されるＭＥＳ Ｆ
ＥＴの構造が考えらｎる。第３図は短チヤネル効果を抑
制するためのＭＥＳ ＦＥＴの構造を示し、第３図（Ａ
）はその平面図、第３図（Ｂ）は第３図（Ａ）のｘ−ｘ
’線における断面図を示す。半絶縁性ＧａＡｓ基板３０
１の表面領域に第一のＧａＡｓ能動層３０２を設け、こ
の第一のＧａＡｓ能動層３０２にゲート電極３０３をシ
ョットキー障壁を形成するようにつけ、その両側にはソ
ース電極３０４とドレイン電極３０５が設けられている
。ゲート電極３０３の側面には絶縁膜３０６を有し、ソ
ースおよびドレイン電極３０４．３０５の下は第二のＧ
ａＡｓ能動層３０７を介して第一のＧａＡｓ能動層３０
２に接続されている。
電極２０３の端からソース電極２０４下およびドレイン
電極２０５下までのＧａＡｓ能動層２０２の厚さがゲー
ト電極２０３下のチャネル層の厚さより厚いことにより
加速さｎているので、短チヤネル効果を緩和する方策と
して、第３図に示すように、気相成長法によｔ） Ｇａ
Ａｓ能動層３０７を追加形成して製造されるＭＥＳ Ｆ
ＥＴの構造が考えらｎる。第３図は短チヤネル効果を抑
制するためのＭＥＳ ＦＥＴの構造を示し、第３図（Ａ
）はその平面図、第３図（Ｂ）は第３図（Ａ）のｘ−ｘ
’線における断面図を示す。半絶縁性ＧａＡｓ基板３０
１の表面領域に第一のＧａＡｓ能動層３０２を設け、こ
の第一のＧａＡｓ能動層３０２にゲート電極３０３をシ
ョットキー障壁を形成するようにつけ、その両側にはソ
ース電極３０４とドレイン電極３０５が設けられている
。ゲート電極３０３の側面には絶縁膜３０６を有し、ソ
ースおよびドレイン電極３０４．３０５の下は第二のＧ
ａＡｓ能動層３０７を介して第一のＧａＡｓ能動層３０
２に接続されている。
かかる第３図に示すＭＥＳ ＦＥＴ構造においては、短
チヤネル効果はゲート長が０．５μｍ迄現δ１ず、ＭＥ
Ｓ ＦＥＴの性能を大幅に向上させうる。例えば、第３
図のＭＥＳ ＦＥＴではゲート長０．５μｍにおいて約
１３０ｍ５／ｍｍ であ４゜ 第３図に示すＭＥＴ ＦＥＴの構造を実現する方法は、
第二のＧａＡｓ能動層３０７を形成する観点から大きく
２つに分けらｎる。第一の方法はゲート電極３０３、お
よび側壁の絶縁膜３０６を形成後ＧａＡｓ基板３０１の
全面に第二のＧａＡｓ能動層３０７を形成した後、必要
な領域のみ残して、第二のＧａＡｓ能動層３０７をエツ
チング除去する方法である。エツチング除去の方法とし
てはウェットエツチングとドライエツチングがあるが後
者はＧａＡａとゲート電極金属との選択比を大きく採る
ことができないため、ウェットエツチングが多く用いら
れる。第３図に示す構造においては、第二のＧａＡｓ能
動層３０７の側壁の絶縁膜３０６に接した近傍において
は、その結晶性が悪く、結晶密度も粗であるため、第二
のＧａＡｓ能動層３０７のウェットエツチング除去の際
側壁の絶縁膜３０６に接した近傍の第二のＧａＡｓ能動
層３０７のエツチング速度が速いため第二のＧａＡｓ能
動層３０７の不必要な領域を除去している間に、エツチ
ング液が側壁の絶縁膜３０６にそって入り込み、第一の
ＧａＡｓ能動層３０２までをもエツチングしてしまう欠
点があった。
チヤネル効果はゲート長が０．５μｍ迄現δ１ず、ＭＥ
Ｓ ＦＥＴの性能を大幅に向上させうる。例えば、第３
図のＭＥＳ ＦＥＴではゲート長０．５μｍにおいて約
１３０ｍ５／ｍｍ であ４゜ 第３図に示すＭＥＴ ＦＥＴの構造を実現する方法は、
第二のＧａＡｓ能動層３０７を形成する観点から大きく
２つに分けらｎる。第一の方法はゲート電極３０３、お
よび側壁の絶縁膜３０６を形成後ＧａＡｓ基板３０１の
全面に第二のＧａＡｓ能動層３０７を形成した後、必要
な領域のみ残して、第二のＧａＡｓ能動層３０７をエツ
チング除去する方法である。エツチング除去の方法とし
てはウェットエツチングとドライエツチングがあるが後
者はＧａＡａとゲート電極金属との選択比を大きく採る
ことができないため、ウェットエツチングが多く用いら
れる。第３図に示す構造においては、第二のＧａＡｓ能
動層３０７の側壁の絶縁膜３０６に接した近傍において
は、その結晶性が悪く、結晶密度も粗であるため、第二
のＧａＡｓ能動層３０７のウェットエツチング除去の際
側壁の絶縁膜３０６に接した近傍の第二のＧａＡｓ能動
層３０７のエツチング速度が速いため第二のＧａＡｓ能
動層３０７の不必要な領域を除去している間に、エツチ
ング液が側壁の絶縁膜３０６にそって入り込み、第一の
ＧａＡｓ能動層３０２までをもエツチングしてしまう欠
点があった。
一方、第二の方法は、第二のＧａＡｓ能動層３０７を選
択的に形成しようとするもので、例えばシリコン酸化膜
等の絶縁膜で、第二のＧａＡｓ能動層３０７を形成すべ
き領域を除いて、ＧａＡａ基板３０１を覆い、例えば有
機金属熱分解法（以後ＭＯＣＶＤ法と略記）により、第
二のＧａＡｓ能動層３０７を形成する本のである。しか
しながら、本方法においては、第二のＧａＡｓ能動層３
０７を形成すべき領域の大きさ、配置により、第二のＧ
ａＡｓ能動層３０７の厚さが各領域により異なるのみで
なく、ゲート電極３０３上やマスクとして用いた絶縁膜
上にＧａＡａ多結晶が成長してしまう、いわゆるパター
ン粗密効果もしくはレイアウト効果が生じる欠点がある
。このパターン粗密効果は第二のＧａＡｓ能動層３０７
の合計の形成面積が大きい場合には現れない。
択的に形成しようとするもので、例えばシリコン酸化膜
等の絶縁膜で、第二のＧａＡｓ能動層３０７を形成すべ
き領域を除いて、ＧａＡａ基板３０１を覆い、例えば有
機金属熱分解法（以後ＭＯＣＶＤ法と略記）により、第
二のＧａＡｓ能動層３０７を形成する本のである。しか
しながら、本方法においては、第二のＧａＡｓ能動層３
０７を形成すべき領域の大きさ、配置により、第二のＧ
ａＡｓ能動層３０７の厚さが各領域により異なるのみで
なく、ゲート電極３０３上やマスクとして用いた絶縁膜
上にＧａＡａ多結晶が成長してしまう、いわゆるパター
ン粗密効果もしくはレイアウト効果が生じる欠点がある
。このパターン粗密効果は第二のＧａＡｓ能動層３０７
の合計の形成面積が大きい場合には現れない。
従って、上述した第３図に示す従来のＧａＡｓ ＭＥＳ
ＦＥＴの製造方法においては、ＧａＡｓ基板３０１の
全面に第二のＧａＡｓ能動層３０７を形成した後エツチ
ング除去する第一の方法でウェットエツチングが、側壁
の絶縁膜３０６の近傍の第二のＧａＡｓ能動層３０７の
悪い結晶性のため十分に制御しえない欠点があり、必要
な領域にのみ第二のＧａＡｓ能動層３０７を形成する、
いわゆる選択成長法を用する第二の方法ではパターン粗
密効果があｔ）、ＧａＡａ集積回路には適用しえない欠
点がある。
ＦＥＴの製造方法においては、ＧａＡｓ基板３０１の
全面に第二のＧａＡｓ能動層３０７を形成した後エツチ
ング除去する第一の方法でウェットエツチングが、側壁
の絶縁膜３０６の近傍の第二のＧａＡｓ能動層３０７の
悪い結晶性のため十分に制御しえない欠点があり、必要
な領域にのみ第二のＧａＡｓ能動層３０７を形成する、
いわゆる選択成長法を用する第二の方法ではパターン粗
密効果があｔ）、ＧａＡａ集積回路には適用しえない欠
点がある。
本発明によｎば、絶縁性基板もしくは半導体基板上に第
一の半導体能動層を形成する工程と、この第一の半導体
能動層上にゲート電極を形成する工程と、少くともこの
ゲート電極とこの近傍の絶縁性基板もしくは半導体基板
および第一の半導体能動層を覆うように第一絶縁膜を被
着する工程と第一絶縁膜を異方性エツチング技術を用い
て、ゲート電極の側壁にのみ残るように除去する工程と
、第二絶縁膜を被着する工程と、この第二絶縁膜を第一
の半導体能動層の領域の周囲およびその近傍上にのみ残
し、絶縁性基板もしくは半導体基板と第一の半導体能動
層との領域の大部分を露出するように、除去する工程と
、気相成長法により第二の半導体能動層を形成する工程
と、ソース電極とドレイン電極を形成すべき第二の半導
体能動層領域およびほかに必要とする第二の半導体能動
層の領域および、少くとも前記の第二絶縁膜の一部をマ
スクし、マスク外の第二の半導体能動層を除去する工程
と第二の半導体能動層上にソース電極とドレイン電極を
形成する工程とを含む半導体装置の製造方法にある。
一の半導体能動層を形成する工程と、この第一の半導体
能動層上にゲート電極を形成する工程と、少くともこの
ゲート電極とこの近傍の絶縁性基板もしくは半導体基板
および第一の半導体能動層を覆うように第一絶縁膜を被
着する工程と第一絶縁膜を異方性エツチング技術を用い
て、ゲート電極の側壁にのみ残るように除去する工程と
、第二絶縁膜を被着する工程と、この第二絶縁膜を第一
の半導体能動層の領域の周囲およびその近傍上にのみ残
し、絶縁性基板もしくは半導体基板と第一の半導体能動
層との領域の大部分を露出するように、除去する工程と
、気相成長法により第二の半導体能動層を形成する工程
と、ソース電極とドレイン電極を形成すべき第二の半導
体能動層領域およびほかに必要とする第二の半導体能動
層の領域および、少くとも前記の第二絶縁膜の一部をマ
スクし、マスク外の第二の半導体能動層を除去する工程
と第二の半導体能動層上にソース電極とドレイン電極を
形成する工程とを含む半導体装置の製造方法にある。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例であり、第１図において（Ａ
−１） 、 （Ｂ−１） 、 （Ｃ−１） 、・・・・
・・は平面図を、（Ａ−２） 、 （Ｂ−２） 、 （
Ｃ−２）、・・・・・・各平面図のＡ−Ａ′における断
面図を示す。第１図（Ａ−１） 、 （Ａ−２）におい
て、例えばクロムをドープし九〇ａＡｇである絶縁性基
板１０１に、例えばイオン注入法により、例えばシリコ
ンを注入アニールを施すことによりｎ型ＧａＡａ層であ
る第１の半導体能動層１０２を形成する。ここで半導体
基板としてシリコンを用いる場合には第１の半導体能動
層１０２と反対の伝導盤を示す半導体基板を用いる必要
がある。また、第１の半導体能動ノーの形成には他の例
えば気相成長法等を用いても本発明の主旨を損うもので
はない。次に第１図（Ｂ−１） 、 （Ｂ−２）に示す
ように、例えばゲート電極１０３としてタングステンを
第一の半導体能動層１０２を含む絶縁性基板１０１上に
被着した後、写真食刻法を用いて、少くともゲート電極
１０３の一部が第一の半導体能動層領域１０２を二つに
分かれるように形成する。この時、第一の半導体能動層
領域１０２の一方の側がソース電極領域に、他方の側が
ドレイン電極領域になる。次に、第１図（Ｃ−１）、（
Ｃ−２）に示すように、ゲート電極１０３．第一の半導
体能動層１０２．絶縁性基板１０１を覆うように第一の
絶縁膜を形成した後、異方性ドライエツチングを施すと
、ゲート電極１０３の側壁にのみ第一の絶縁膜１０６が
形成される。次に、第１図（Ｄ−１） 、 （Ｄ−２）
に示すように、第二の絶縁膜を基板全面に被着した後、
写真食刻法によす、第一の半導体能動層領域１０２を囲
むように第二の絶縁膜１０８を形成する。写真食刻法に
より第二の絶縁膜の一部を除去する際に異方性ドライエ
ツチングを用いｎば第一の絶縁膜１０６の側壁にも第二
の絶縁膜は残るが、等方性ドライエツチングもしくはウ
ェットエツチングを用いｎば第一の半導体能動層１０２
上の第二の絶縁膜１０６の側壁に第二の絶縁膜を残すこ
となく除去しうる。異方性ドライエツチングを用いる場
合には第一の絶縁膜１０６と第二の絶縁膜１０８とが同
種でもかまわない。ここで、絶縁性基板１０１と第一の
半導体能動層１０２の大部分の領域が露出されているこ
とになる。次に、第１図（Ｅ−１） 、 （Ｅ−２）に
示すように、気相成長法例えばトリメチルガリウムおよ
びトリメチル砒素を用いた熱分解法によりＧａＡｓを成
長させると、露出さｎた絶縁性基板１０１と第一の半導
体能動層１０２の上に第二の半導体能動層１０７が形成
される。この気相成長において、例えばセレシ、イオウ
等の不純物を導入すると、第二の半導体能動層３０７は
ｎ−型半導体能動層とな秒非常に小さな比抵抗を示す。
−１） 、 （Ｂ−１） 、 （Ｃ−１） 、・・・・
・・は平面図を、（Ａ−２） 、 （Ｂ−２） 、 （
Ｃ−２）、・・・・・・各平面図のＡ−Ａ′における断
面図を示す。第１図（Ａ−１） 、 （Ａ−２）におい
て、例えばクロムをドープし九〇ａＡｇである絶縁性基
板１０１に、例えばイオン注入法により、例えばシリコ
ンを注入アニールを施すことによりｎ型ＧａＡａ層であ
る第１の半導体能動層１０２を形成する。ここで半導体
基板としてシリコンを用いる場合には第１の半導体能動
層１０２と反対の伝導盤を示す半導体基板を用いる必要
がある。また、第１の半導体能動ノーの形成には他の例
えば気相成長法等を用いても本発明の主旨を損うもので
はない。次に第１図（Ｂ−１） 、 （Ｂ−２）に示す
ように、例えばゲート電極１０３としてタングステンを
第一の半導体能動層１０２を含む絶縁性基板１０１上に
被着した後、写真食刻法を用いて、少くともゲート電極
１０３の一部が第一の半導体能動層領域１０２を二つに
分かれるように形成する。この時、第一の半導体能動層
領域１０２の一方の側がソース電極領域に、他方の側が
ドレイン電極領域になる。次に、第１図（Ｃ−１）、（
Ｃ−２）に示すように、ゲート電極１０３．第一の半導
体能動層１０２．絶縁性基板１０１を覆うように第一の
絶縁膜を形成した後、異方性ドライエツチングを施すと
、ゲート電極１０３の側壁にのみ第一の絶縁膜１０６が
形成される。次に、第１図（Ｄ−１） 、 （Ｄ−２）
に示すように、第二の絶縁膜を基板全面に被着した後、
写真食刻法によす、第一の半導体能動層領域１０２を囲
むように第二の絶縁膜１０８を形成する。写真食刻法に
より第二の絶縁膜の一部を除去する際に異方性ドライエ
ツチングを用いｎば第一の絶縁膜１０６の側壁にも第二
の絶縁膜は残るが、等方性ドライエツチングもしくはウ
ェットエツチングを用いｎば第一の半導体能動層１０２
上の第二の絶縁膜１０６の側壁に第二の絶縁膜を残すこ
となく除去しうる。異方性ドライエツチングを用いる場
合には第一の絶縁膜１０６と第二の絶縁膜１０８とが同
種でもかまわない。ここで、絶縁性基板１０１と第一の
半導体能動層１０２の大部分の領域が露出されているこ
とになる。次に、第１図（Ｅ−１） 、 （Ｅ−２）に
示すように、気相成長法例えばトリメチルガリウムおよ
びトリメチル砒素を用いた熱分解法によりＧａＡｓを成
長させると、露出さｎた絶縁性基板１０１と第一の半導
体能動層１０２の上に第二の半導体能動層１０７が形成
される。この気相成長において、例えばセレシ、イオウ
等の不純物を導入すると、第二の半導体能動層３０７は
ｎ−型半導体能動層とな秒非常に小さな比抵抗を示す。
また、露出さ几た絶縁性基板１０１および第一の半導体
能動層１０２の領域が非常に広いためにゲート電極１０
３上に多結晶ＧａＡｓが形成されることもなく、各領域
に均一な厚さの第二の半導体能動層１０７を形成するこ
とができ、パターン粗密効果は現われない。次に第１図
（Ｆ−１） 、 （Ｆ−２）に示すように、第二の絶縁
膜１０８で囲まれた領域以外の領域に形成された第二の
半導体能動層１０７を除去した後、前記ソースおよびド
レイン領域である第一の半導体能動層１０２上に形成さ
れた第二の半導体能動層１０７上にそれぞれソース電極
１０４とドレイン電極１０５を形成し、ＭＥＳ ＦＥＴ
を構成する。第二の絶縁膜で囲まれた以外の領域には第
二の半導体能動層１０７がないため、ＧａＡｓ集積回路
を形成する場合必要となる配線も絶縁性基板１０１上に
形成することができる。また、第二の半導体能動層１０
７をエツチング除去する際、例えばホトレジストである
マスクは第二の絶縁体１０８上に形成され、エツチング
に際し、エツチング液がゲート電極１０３の側壁である
第一の絶縁膜１０６に沿って進みソースおよびドレイン
領域の第二の半導体能動層１０７および第一の半導体能
動層１０２をエツチングして犯すことはない。
能動層１０２の領域が非常に広いためにゲート電極１０
３上に多結晶ＧａＡｓが形成されることもなく、各領域
に均一な厚さの第二の半導体能動層１０７を形成するこ
とができ、パターン粗密効果は現われない。次に第１図
（Ｆ−１） 、 （Ｆ−２）に示すように、第二の絶縁
膜１０８で囲まれた領域以外の領域に形成された第二の
半導体能動層１０７を除去した後、前記ソースおよびド
レイン領域である第一の半導体能動層１０２上に形成さ
れた第二の半導体能動層１０７上にそれぞれソース電極
１０４とドレイン電極１０５を形成し、ＭＥＳ ＦＥＴ
を構成する。第二の絶縁膜で囲まれた以外の領域には第
二の半導体能動層１０７がないため、ＧａＡｓ集積回路
を形成する場合必要となる配線も絶縁性基板１０１上に
形成することができる。また、第二の半導体能動層１０
７をエツチング除去する際、例えばホトレジストである
マスクは第二の絶縁体１０８上に形成され、エツチング
に際し、エツチング液がゲート電極１０３の側壁である
第一の絶縁膜１０６に沿って進みソースおよびドレイン
領域の第二の半導体能動層１０７および第一の半導体能
動層１０２をエツチングして犯すことはない。
以上説明したように、本発明は気相成長法による選択エ
ピタキシャル成長により、ＭＥＳ ＦＩＴのソースお
よびドレイン領域に高いキャリア濃度を有し、比抵抗の
小さな能動層を形成して、ＭＥＳＦＥＴ の寄生抵抗を
低減せしめ高性能にすることができるとともに、選択エ
ピタキシャル成長に伴う欠点であったパターン粗密効果
が防止できるため集積回路にも適した製造方法である。
ピタキシャル成長により、ＭＥＳ ＦＩＴのソースお
よびドレイン領域に高いキャリア濃度を有し、比抵抗の
小さな能動層を形成して、ＭＥＳＦＥＴ の寄生抵抗を
低減せしめ高性能にすることができるとともに、選択エ
ピタキシャル成長に伴う欠点であったパターン粗密効果
が防止できるため集積回路にも適した製造方法である。
本製造方法では、ソースおよびドレイン領域の能動層が
ゲート電極下のチャネル層より深くは形成されないため
、短チヤネル効果による特性の劣化を防ぐことができる
。
ゲート電極下のチャネル層より深くは形成されないため
、短チヤネル効果による特性の劣化を防ぐことができる
。
また、本発明の実施例からも容易に類推しうるようにＧ
ａＡ＠に限定されることはなく、シリコン等の他の半導
体にも本発明は適用しうるものである。
ａＡ＠に限定されることはなく、シリコン等の他の半導
体にも本発明は適用しうるものである。
第１図に示す本発明の実施例により、短チヤネル効果を
示さないゲート長の短縮限界は０．５μｍマテニナリ、
ソノ時、ＭＥＳ ＦＥＴ＋７）ｇｍは約１４０ｍ５／ｍ
ｍを得た。
示さないゲート長の短縮限界は０．５μｍマテニナリ、
ソノ時、ＭＥＳ ＦＥＴ＋７）ｇｍは約１４０ｍ５／ｍ
ｍを得た。
第１図は本発明の一実施例をその製造工程順に示す因で
あり、第１図の（Ａ−１） 、 （Ｂ−１） 、 （Ｃ
−１）（Ｄ−１） 、 （Ｅ−１） 、 （Ｆ−１）は
平面図、第１図の（Ａ−２） 、 （Ｂ−２） 、 （
Ｃ−２） 、 （ｎ−２） 、 （Ｅ−２） 、 （Ｆ
７−２）は第１図（Ａ−１） 、 （Ｂ−１） 、 （
Ｃ−１） 、 （Ｄ−１） 、 （ＴｉＰ−１）、（Ｆ
−１）の各図のｘ−ｘ’線における断面図である。第２
図は従来方法になる半導体装置の断面図、第３図は従来
技術を説明するために用いるもので（Ａ）がその半導体
装置の平面図、（Ｂ）は（Ａ）のｘ−ｘ’線における断
面図である。 １０１・・・・・・絶縁性基板、１０２・・・・・・第
一の半導体能動層、１０３，２０３，３０３・・・・・
・ゲート電極、１０４．２０４，３０４・・・・・・ソ
ース電極、１０５，２０５゜３０５・・・・・・ドレイ
ン電極、１０６，３０６・・・・・・第一の絶縁膜、１
０７・・・・・・第二の半導体能動層、１０８・・・・
・・第二の絶縁膜、２０１，３０１・・・・・・半絶縁
性ＧａＡｇ基板、２０２−−−−−−ＧａＡＢ能動層、
３０２−−−−−−第一のＧａＡｓ能動層、３０７・・
・・・・第二のＧａＡａ能動１−０−５Ｆ２ 図 、第 ３ＵＪ
あり、第１図の（Ａ−１） 、 （Ｂ−１） 、 （Ｃ
−１）（Ｄ−１） 、 （Ｅ−１） 、 （Ｆ−１）は
平面図、第１図の（Ａ−２） 、 （Ｂ−２） 、 （
Ｃ−２） 、 （ｎ−２） 、 （Ｅ−２） 、 （Ｆ
７−２）は第１図（Ａ−１） 、 （Ｂ−１） 、 （
Ｃ−１） 、 （Ｄ−１） 、 （ＴｉＰ−１）、（Ｆ
−１）の各図のｘ−ｘ’線における断面図である。第２
図は従来方法になる半導体装置の断面図、第３図は従来
技術を説明するために用いるもので（Ａ）がその半導体
装置の平面図、（Ｂ）は（Ａ）のｘ−ｘ’線における断
面図である。 １０１・・・・・・絶縁性基板、１０２・・・・・・第
一の半導体能動層、１０３，２０３，３０３・・・・・
・ゲート電極、１０４．２０４，３０４・・・・・・ソ
ース電極、１０５，２０５゜３０５・・・・・・ドレイ
ン電極、１０６，３０６・・・・・・第一の絶縁膜、１
０７・・・・・・第二の半導体能動層、１０８・・・・
・・第二の絶縁膜、２０１，３０１・・・・・・半絶縁
性ＧａＡｇ基板、２０２−−−−−−ＧａＡＢ能動層、
３０２−−−−−−第一のＧａＡｓ能動層、３０７・・
・・・・第二のＧａＡａ能動１−０−５Ｆ２ 図 、第 ３ＵＪ
Claims (1)
- 絶縁性基板もしくは半導体基板上に第一の半導体能動
層を形成する工程と、該第一の半導体能動層上にゲート
電極を形成する工程と、少くとも該ゲート電極とこの近
傍の前記絶縁性基板もしくは半導体基板および前記第一
の半導体能動層を覆うように第一の絶縁膜を被着する工
程と、該第一の絶縁膜を前記ゲート電極の側壁にのみ残
るように除去する工程と、第二の絶縁膜を被着する工程
と、該第二の絶縁膜を、前記第一の半導体能動層の周囲
およびその近傍上にのみ残し、前記絶縁性基板もしくは
半導体基板と前記第一の半導体能動層との領域の大部分
を露出するように、除去する工程と、気相成長法により
第二の半導体能動層を形成する工程と、該第二の半導体
能動層のうちソース電極とドレイン電極を形成すべき領
域および少くとも前記の第二絶縁膜の一部をマスクし、
マスク外の前記第二の半導体能動層を除去する工程と、
前記第二の半導体能動層上にソース電極とドレイン電極
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077803A JPS61236166A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077803A JPS61236166A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61236166A true JPS61236166A (ja) | 1986-10-21 |
Family
ID=13644164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077803A Pending JPS61236166A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61236166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191373A (ja) * | 1987-02-03 | 1988-08-08 | Canon Inc | 情報記録担体 |
-
1985
- 1985-04-12 JP JP60077803A patent/JPS61236166A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191373A (ja) * | 1987-02-03 | 1988-08-08 | Canon Inc | 情報記録担体 |
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