JPS6050946A - インピ−ダンス整合回路 - Google Patents

インピ−ダンス整合回路

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Publication number
JPS6050946A
JPS6050946A JP58159946A JP15994683A JPS6050946A JP S6050946 A JPS6050946 A JP S6050946A JP 58159946 A JP58159946 A JP 58159946A JP 15994683 A JP15994683 A JP 15994683A JP S6050946 A JPS6050946 A JP S6050946A
Authority
JP
Japan
Prior art keywords
junction
holes
electrode
positions
impedance matching
Prior art date
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Pending
Application number
JP58159946A
Other languages
English (en)
Inventor
Sadaichi Inaba
稲葉　定一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS6050946A publication Critical patent/JPS6050946A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＋ａ＋　発明の技術分野 本発明はインピーダンス整合回路、特にマイクロ波半導
体装置に使用するインピータンス整合回路に関する。
ｆｂｌ　従来技術と問題点 従来より、ＧａＡｓＦ　Ｅ　Ｔ　（ガリウム砒素電界効
果トランジスタ）などを用いたマイクロ波半導体装置で
は、広帯域整合を得るためにトランジスタ素子の近くに
インピーダンス整合回路を設ける必要がある。そのため
、マイクロ波半導体装置においては、パッケージ内にイ
ンピーダンス整合回路を内蔵した内部整合型トランジス
タが作成されている。
第１図はその回路図を示し、第２図はパッケージ内に設
けた複数（４個）の回路平面図を例示している。第１図
においてＴはＧａＡｓＦＥＴ、Ｃ＋　。
Ｃ２はキャパシタンス（静電容量）、Ｌｌ、Ｌ２゜Ｌ、
、Ｌ４はインダクタンス、Ｄ、Ｇは外部リード端子であ
るが、第２図に示すように誘電体薄膜１」二に形成した
電極２の面積によってキャパシタンスＣ，，Ｃ２の大き
さが決定される。従って、電極パターン精度によってキ
ャパシタンスのバラツキが左右されるが、電極パターン
は高精度なためにキャパシタンスの変動は極めて少ない
。
ところが、インダクタンスは電極間相互をボンディング
したボンディング線３により作成されているため、電極
２面のボンディング位置によって線の長さが変わり、そ
れに従ってインダクタンスが変化して所定値のインダク
タンスを得ることが難しい欠点がある。
（ｃ＋　発明の目的 本発明の目的はこのような欠点を除去して、精度良（整
合されるインピーダンス整合回路を提案することにある
。
＋ｄｌ　発明の構成 その目的は、誘電体薄膜上に設けた電極より得られる静
電容量と、ボンディング線より得られるインダクタンス
により構成された集中定数回路において、前記電極面に
ボンディング線のボンディング位置を示す指標が設けら
れているインピーダンス整合回路によって達成される。
（ｅ）　発明の実施例 以下１図面を参照して詳細に説明する。第３図は本発明
にかかる一実施例の平面図で、広い面積を有する電極２
のボンディング位置の両側に電極膜を除去した穴５を設
りておく。ボンディング線の直径を２５μｍφとして、
例えば２つの穴間隔を５０〜１００μｍとしておき、両
穴を指標としてその中央にボンディングすると、ボンデ
ィングは正確な位置となる。また、ボンディング位置が
比較的近接した２つのボンディング線は、その２つのボ
ンディング位置の両側に穴５を設けておく。
そうすれば、ボンディング線の長さは一定して、所定値
のインダクタンスとすることが可能になる。
穴５は電極膜をパターンニングする際、同時に形成すれ
ばよくて、余分の工程を追加することなしに設けられる
。また、穴５は極めて小さくでよいから、電極面積、率
いてはキャパシタンスの値に影響することはない。
上記は電極膜に円穴を形成して指標とした例であるが、
その他の形状の穴を設けてもよく、また電極膜上に他の
色のマークを被着して指標にしてもよい。その他にも種
々の指標が考えられる。
（ｆｌ　発明の効果 以上の説明から判るように、本発明によればボンディン
グ線の長さを規定することができ、インダクタンスが常
に一定した値になるから、インピーダンス整合回路のバ
ラツキは減少して、極めて安定した特性の半導体装置が
得られ、その効果は顕著である。
【図面の簡単な説明】
第１図は回路図、第２図は従来のインピーダンス整合回
路の平面図、第３図は本発明にかがるインピーダンス整
合回路の平面図である。 図中、ＴはＧａＡｓＦ　ＥＴ、Ｃ１、Ｃ２はキャパシタ
ンス（静電容ｉり、Ｌ、、Ｌ２．Ｌ３．Ｌ４はインダク
タンス、Ｄ、Ｇは外部リード端子、１は誘電体薄膜２２
ば電極、３はボンディング線、５は穴（指標）を示す。 第１図 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. 誘電体薄膜上に設けた電極より得られる静電容量と、ボ
    ンディング線より得られるインダクタンスにより構成さ
    れた集中定数回路において、前記電極面にボンディング
    線のボンディング位置を示す指標が設＆ノられているこ
    とを特徴とするインピーダンス整合回路。
JP58159946A 1983-08-30 1983-08-30 インピ−ダンス整合回路 Pending JPS6050946A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58159946A JPS6050946A (ja) 1983-08-30 1983-08-30 インピ−ダンス整合回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58159946A JPS6050946A (ja) 1983-08-30 1983-08-30 インピ−ダンス整合回路

Publications (1)

Publication Number Publication Date
JPS6050946A true JPS6050946A (ja) 1985-03-22

Family

ID=15704605

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58159946A Pending JPS6050946A (ja) 1983-08-30 1983-08-30 インピ−ダンス整合回路

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JP (1) JPS6050946A (ja)

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