JPS6050967A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6050967A JPS6050967A JP58157786A JP15778683A JPS6050967A JP S6050967 A JPS6050967 A JP S6050967A JP 58157786 A JP58157786 A JP 58157786A JP 15778683 A JP15778683 A JP 15778683A JP S6050967 A JPS6050967 A JP S6050967A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタに係り、特に高周波動
作に適するショットキバリアゲート型電界効果トランジ
スタの製造方法に関する。
作に適するショットキバリアゲート型電界効果トランジ
スタの製造方法に関する。
砒化ガリウム（ＧａＡｐ ）半導体赤子はシリコン半導
体素子に比して高速性に優ｉ１ムので近年その研究、開
発が急速に進められている。特にＧｕＡｓ ショットキ
バリアゲート型電界効果トランジスタ（ＧａＡ＠ＭＥＳ
ＦＥＴ ）はマイクロ波素子として実用化が進んでお
り、寸た、ＧａＡｓＩＣの主構成要素としても最も重要
な素子の一つである。
体素子に比して高速性に優ｉ１ムので近年その研究、開
発が急速に進められている。特にＧｕＡｓ ショットキ
バリアゲート型電界効果トランジスタ（ＧａＡ＠ＭＥＳ
ＦＥＴ ）はマイクロ波素子として実用化が進んでお
り、寸た、ＧａＡｓＩＣの主構成要素としても最も重要
な素子の一つである。
上記ＧａＡｓ ＭＥＳ ＦＥＴの性能を改善するために
は、寄生的な抵抗、容量を極力低減させる必要がある。
は、寄生的な抵抗、容量を極力低減させる必要がある。
とりわけ、ソース・ゲート電極間のチャネル直列抵抗を
小さく抑えることが肝要である。
小さく抑えることが肝要である。
しかるに、従来ＧａＡｓ Ｒ４ＥＳ ＦＥＴは例えば第
１図に示すように、半絶縁性ＱａＡｓ基板（１）上にイ
オン注入法によってｎ型半導体層（２）を形成し、つい
でソース領域のｎ＋注入層（３）とドレイン領域のｎ＋
注入層（４）とを設け、ゲート電極（５）を周領域に挾
まれているｎ型半導体層（２）上に設けた構造になって
（へる。前記周領域には夫々ソース電極（６）、ドレイ
ン電極（７）が設けられている。斜上の構造では各フォ
トエツチング工程におけるマスク合わせのための誤差分
を見込まねばならないことや、フォトエツチング技術の
限界のため、ソース・ゲート間の間隔をある程度大きく
とる必要がある。従って上述のように、ｎ型動作層（２
）による直列抵抗の低減７５すＩＣシく、ゲート長のサ
ブミクロン化を図っても性能は期待する稚内上しない。
１図に示すように、半絶縁性ＱａＡｓ基板（１）上にイ
オン注入法によってｎ型半導体層（２）を形成し、つい
でソース領域のｎ＋注入層（３）とドレイン領域のｎ＋
注入層（４）とを設け、ゲート電極（５）を周領域に挾
まれているｎ型半導体層（２）上に設けた構造になって
（へる。前記周領域には夫々ソース電極（６）、ドレイ
ン電極（７）が設けられている。斜上の構造では各フォ
トエツチング工程におけるマスク合わせのための誤差分
を見込まねばならないことや、フォトエツチング技術の
限界のため、ソース・ゲート間の間隔をある程度大きく
とる必要がある。従って上述のように、ｎ型動作層（２
）による直列抵抗の低減７５すＩＣシく、ゲート長のサ
ブミクロン化を図っても性能は期待する稚内上しない。
また、ソース電極（Ｃ３）、ドレイン電極（７）は通常
、金−ゲルマニウム（Ａｕ−Ｇｅ）合金系電極が用いら
れるが、この１！極の形成には必ずアロイと称される、
電極金属とＱａＡｓ結晶との合金化の過程を必要と干る
。とのアロイの過程で往々にして電極金属が不均一に反
応して島状の凝集（ボール′アツツ゛）を起し表面が平
滑な電極とはなりにくかったため、このＭＩＤＳ ＦＥ
Ｔをいくつも用いる集積回路（ＩＣ）形成の一つの妨げ
になっていた。
、金−ゲルマニウム（Ａｕ−Ｇｅ）合金系電極が用いら
れるが、この１！極の形成には必ずアロイと称される、
電極金属とＱａＡｓ結晶との合金化の過程を必要と干る
。とのアロイの過程で往々にして電極金属が不均一に反
応して島状の凝集（ボール′アツツ゛）を起し表面が平
滑な電極とはなりにくかったため、このＭＩＤＳ ＦＥ
Ｔをいくつも用いる集積回路（ＩＣ）形成の一つの妨げ
になっていた。
この発明は上記の欠点を除去するもので、新規なショッ
トキバリアゲート型電界効果トランジスタの製造方法を
提供することを目的とする。この発明によれば自己整合
（セルフアライメント）でソース、ドレイン、ゲート電
鞭を形成でき、かつソース直列抵抗も低減できるととも
に、ゲート狸。
トキバリアゲート型電界効果トランジスタの製造方法を
提供することを目的とする。この発明によれば自己整合
（セルフアライメント）でソース、ドレイン、ゲート電
鞭を形成でき、かつソース直列抵抗も低減できるととも
に、ゲート狸。
極用金目と、ソース、ドレイン′区極用金ス惰に同一の
金属を用いることができ、しかも同時に形成できるので
？！！造工程を大幅に短縮で縫る。
金属を用いることができ、しかも同時に形成できるので
？！！造工程を大幅に短縮で縫る。
この発明の電界効果トランジスタの製造方法は、高比抵
抗半導体基板の主面に能動層を形成する工程と、前記能
動層の表面にゲルマニウム薄膜を被着する工程と、前記
ゲルマニウム薄膜に積層させとの素子の電極金へ層より
も厚く少くとも１７Ｍでなる絶縁膜を形成する工程と、
前記絶縁膜に対しそのゲート形成予定域に第１の開孔を
設けたのちとの絶縁膜をエツチングマスクとしてゲルマ
ニウム薄膜に前記開孔よシも広域にエツチングを施す工
程と、前記絶縁膜に第１の開孔を挾んで相対する第２の
開孔を設ける工程と、ゲルマニウムに対してド丈−とな
る不純物をイオン注入する工程と、前記半導体基板をゲ
ルマニウム薄膜とともに熱処理する工程と、ＴＩＬ極金
属層を被着しパターニングを施して第１の開孔にゲート
電極を第２の開孔にソースＮ極およびドレイン電極を夫
々形成する工程を具備したものである。また、−Ｆ記熱
処理を施す工程の雰囲気は、例えばひ素を含む雰囲気で
あることを特徴とする。
抗半導体基板の主面に能動層を形成する工程と、前記能
動層の表面にゲルマニウム薄膜を被着する工程と、前記
ゲルマニウム薄膜に積層させとの素子の電極金へ層より
も厚く少くとも１７Ｍでなる絶縁膜を形成する工程と、
前記絶縁膜に対しそのゲート形成予定域に第１の開孔を
設けたのちとの絶縁膜をエツチングマスクとしてゲルマ
ニウム薄膜に前記開孔よシも広域にエツチングを施す工
程と、前記絶縁膜に第１の開孔を挾んで相対する第２の
開孔を設ける工程と、ゲルマニウムに対してド丈−とな
る不純物をイオン注入する工程と、前記半導体基板をゲ
ルマニウム薄膜とともに熱処理する工程と、ＴＩＬ極金
属層を被着しパターニングを施して第１の開孔にゲート
電極を第２の開孔にソースＮ極およびドレイン電極を夫
々形成する工程を具備したものである。また、−Ｆ記熱
処理を施す工程の雰囲気は、例えばひ素を含む雰囲気で
あることを特徴とする。
次にこの発明の製造方法の１実施例を第２図ないし第７
図によって工程順に説明する。
図によって工程順に説明する。
半絶縁性ＧａＡ ｓ基板（１１）にＳｔイオ′ン（Ｓ
ｉ” ） を加速エネルギ１２０ ｋｅＶでドーズ量３
．５Ｘ１０１２ｃ＊ｔ−２に１１□ｉＥＳ ＦＥＴ形成
領域に這択的に注入し、注入ＩＭ（ｔ２勺を形成する。
ｉ” ） を加速エネルギ１２０ ｋｅＶでドーズ量３
．５Ｘ１０１２ｃ＊ｔ−２に１１□ｉＥＳ ＦＥＴ形成
領域に這択的に注入し、注入ＩＭ（ｔ２勺を形成する。
さらに、この注入層を含む基板−に面全面にＧｅ薄膜（
鴫を約７００＾）１に被着し、ついでＣＶＩ）手段によ
りＣＶＤ５ｉＯ１膜（ｕｎ約７００ＯＡ厚に被着する。
鴫を約７００＾）１に被着し、ついでＣＶＩ）手段によ
りＣＶＤ５ｉＯ１膜（ｕｎ約７００ＯＡ厚に被着する。
次にフォトレジスト膜（ｌ［Ｉｌを被着しフメトエッチ
ングにより長さ０５μｍの開化（１０ａ）をフォトレジ
スト膜に形成する（第２図）。
ングにより長さ０５μｍの開化（１０ａ）をフォトレジ
スト膜に形成する（第２図）。
次に前記窓を辿してＣＶＤ ＳＩＯ，膜（１！１をＨ，
ガスとＣＦ４ガスを用いたりアクティブイオンエツチン
グ（ＲＩＥ）によりエツチングする。これにより［雪面
がほぼ垂直な開孔（１９ａ）がＣＶＤ５ｉＯ，膜（Ｉｎ
に形成される。次に、前記開孔を通してａ＠ｆｊ膜をＯ
ｌとＣＦ４ガスを用いたプラズマエツチンクによりエツ
チングする。これによりＧｅ薄膜はオーバーエツチング
されてその上層のＣＶＤ Ｓ Ｉ Ｏ＊膜ａ］の前記開
孔よりも広く、かつ、断面がほぼ垂直な、開化（ＩＦ３
ａ）に形成さｉする（第３図）。
ガスとＣＦ４ガスを用いたりアクティブイオンエツチン
グ（ＲＩＥ）によりエツチングする。これにより［雪面
がほぼ垂直な開孔（１９ａ）がＣＶＤ５ｉＯ，膜（Ｉｎ
に形成される。次に、前記開孔を通してａ＠ｆｊ膜をＯ
ｌとＣＦ４ガスを用いたプラズマエツチンクによりエツ
チングする。これによりＧｅ薄膜はオーバーエツチング
されてその上層のＣＶＤ Ｓ Ｉ Ｏ＊膜ａ］の前記開
孔よりも広く、かつ、断面がほぼ垂直な、開化（ＩＦ３
ａ）に形成さｉする（第３図）。
次に第４図に示すように再度フォトエツナングを施し、
ソース、ドレイン領域に対応する窓をフォトレジスト膜
（１０勺に形成し、との開孔を通してＣＶＤ Ｓ１０．
膜ＯＩをエツチングしテトれをＣＶＤ ｓｉｏ。
ソース、ドレイン領域に対応する窓をフォトレジスト膜
（１０勺に形成し、との開孔を通してＣＶＤ Ｓ１０．
膜ＯＩをエツチングしテトれをＣＶＤ ｓｉｏ。
ｌｌＩ４０旧てするとともにＧｅ膜賭をソース、 ドレ
イン領域形成予定域に露出させる。
イン領域形成予定域に露出させる。
次に、フォトレジスト膜（１０勺をイオン遮蔽マスクと
してＡｓ＋イオン（Ａ＋＋）を加速エネルギ１２０１ｃ
ｅＶでドーズ量Ｉ Ｘ １０Ｉ′ｃｍ ’の条件でＧｅ
薄膜（１１９に注入する（第５図）。なお、この際イオ
ン種１ｊＡＩＩに限定されるものではないが、イオン飛
程がＧｅ４膜内にあるように留意する必要がある。
してＡｓ＋イオン（Ａ＋＋）を加速エネルギ１２０１ｃ
ｅＶでドーズ量Ｉ Ｘ １０Ｉ′ｃｍ ’の条件でＧｅ
薄膜（１１９に注入する（第５図）。なお、この際イオ
ン種１ｊＡＩＩに限定されるものではないが、イオン飛
程がＧｅ４膜内にあるように留意する必要がある。
次に、フォトレジスト膜（１０’）を除去し、ハを含ん
だアルゴンガス雰囲気中で８５０℃、１５分間のアニー
ルを施し、注入層（１２’）を活性化して動作層０りを
形成する。なお、このアニールは特許請求の範囲におけ
るＧｅ薄膜形成後に行なう熱処理を兼ねてオリ、これに
よってＧｅとＱａＡｓ とが反応し、オたＧｅ薄膜中に
注入されたＡｓも活性化されてＧｅ ？η戸も１０１ｇ
□４以上の高濃度にドープされる（ ｍ ６ Ｆ＝７１
）。
だアルゴンガス雰囲気中で８５０℃、１５分間のアニー
ルを施し、注入層（１２’）を活性化して動作層０りを
形成する。なお、このアニールは特許請求の範囲におけ
るＧｅ薄膜形成後に行なう熱処理を兼ねてオリ、これに
よってＧｅとＱａＡｓ とが反応し、オたＧｅ薄膜中に
注入されたＡｓも活性化されてＧｅ ？η戸も１０１ｇ
□４以上の高濃度にドープされる（ ｍ ６ Ｆ＝７１
）。
次Ｋ、ｆタン金ｆｉ＃（Ｔｌ＞を約１０００ ’にとア
ルミニウム金属層（ＡＺ）を約４０００ Ｘ順次被着さ
せてグーｌ−電極層０鴎、ソース電極層Ｑ［９，ドレイ
ン電極層０７）がスは−ザのＣＶＤ ５ｉｌｌ膜（１１
によってリフトオフ形成される。なお各電極層について
、（２１ｇ）はゲート電極層のチタン金属層部、（２２
ｇ）はゲート電極層のアルミニウム金属層部、（２１＋
） Ｉｄソース電電極極層チタン金属層部、（２２ｇ）
はソース電極層のアルミニウム金属層部、（２１ｄ）は
ドレイン電極層のチタン金属層部、（２２ｄ）はドレイ
ン電極層のアルミニウム金属層部である。なお、上記各
電極は同時に形成できる。また、最下層で動作層（１２
１またはＧｅ層鵠に直接に接続する電極金属層は上記チ
タンに限定されるものでなく、例えばＷ、 Ｔａ等の高
融点金属でよいが、その厚さはスは−ザ用ＳＩＯ，膜の
膜厚との兼ね合いで決定されるべきものであり、ソース
−ゲート間、タート−ドレイン間各部において、金属層
が段切れを生ずるような厚さであることが必要である。
ルミニウム金属層（ＡＺ）を約４０００ Ｘ順次被着さ
せてグーｌ−電極層０鴎、ソース電極層Ｑ［９，ドレイ
ン電極層０７）がスは−ザのＣＶＤ ５ｉｌｌ膜（１１
によってリフトオフ形成される。なお各電極層について
、（２１ｇ）はゲート電極層のチタン金属層部、（２２
ｇ）はゲート電極層のアルミニウム金属層部、（２１＋
） Ｉｄソース電電極極層チタン金属層部、（２２ｇ）
はソース電極層のアルミニウム金属層部、（２１ｄ）は
ドレイン電極層のチタン金属層部、（２２ｄ）はドレイ
ン電極層のアルミニウム金属層部である。なお、上記各
電極は同時に形成できる。また、最下層で動作層（１２
１またはＧｅ層鵠に直接に接続する電極金属層は上記チ
タンに限定されるものでなく、例えばＷ、 Ｔａ等の高
融点金属でよいが、その厚さはスは−ザ用ＳＩＯ，膜の
膜厚との兼ね合いで決定されるべきものであり、ソース
−ゲート間、タート−ドレイン間各部において、金属層
が段切れを生ずるような厚さであることが必要である。
斜上の実施例ではスペーサ用絶縁膜としてＣＶＤ５ｉｎ
、膜１ｍのみの場合を示したが、スは−サ用絶縁膜をよ
り厚く形成し、所望しない金属と電極部の段切れをより
確実に行なうため、二層以上のスは−ザ用絶縁膜を用い
てもよい。
、膜１ｍのみの場合を示したが、スは−サ用絶縁膜をよ
り厚く形成し、所望しない金属と電極部の段切れをより
確実に行なうため、二層以上のスは−ザ用絶縁膜を用い
てもよい。
以下にスは−サ用絶縁膜としてＣＶＤ Ｓ１０．膜にＳ
ｉ ＨＮ４膜を積層させて用いた場合の実施例を上述
の実施例との相違点につき製造工程を示す第８図ないし
第１１図によって説明する。なお、−上述の実施例と変
わらない部分けついては図面に同じ番号をもって示し説
明を省略する。
ｉ ＨＮ４膜を積層させて用いた場合の実施例を上述
の実施例との相違点につき製造工程を示す第８図ないし
第１１図によって説明する。なお、−上述の実施例と変
わらない部分けついては図面に同じ番号をもって示し説
明を省略する。
まず、形成さ１またＧｅ薄股α〜にＣＶＤ ５ｉ０２膜
（１９’）全被着し、さらに積層させて７化シリコンＩ
！Ｒ（Ｓ Ｉｓ Ｎ４膜）（２１を、被着し、のちの電
・囲周リフトオフ形成する際のスは−サ層とする。この
ため、−例の膜厚を夫々約５０００λ、約４０００ Ｈ
に形成する（第８図）。
（１９’）全被着し、さらに積層させて７化シリコンＩ
！Ｒ（Ｓ Ｉｓ Ｎ４膜）（２１を、被着し、のちの電
・囲周リフトオフ形成する際のスは−サ層とする。この
ため、−例の膜厚を夫々約５０００λ、約４０００ Ｈ
に形成する（第８図）。
次にフォトレジスト膜（１句を被着し、その−例の０５
μｍの開孔（１０ａ）からＳｔ、Ｎ４膜（イ）を例えば
０２ ガスとＣＦ、 ｅ用いたプラズマエツチングによ
り開化（１０ｂ）を形成−する（第９図）。
μｍの開孔（１０ａ）からＳｔ、Ｎ４膜（イ）を例えば
０２ ガスとＣＦ、 ｅ用いたプラズマエツチングによ
り開化（１０ｂ）を形成−する（第９図）。
さらに、前記５１３Ｎ、Ｐノ開孔（１，Ｏｂ）を通して
ＣＶＤ５＋ｏｔＲ１へ（１９’）にオーバーエツチング
を施し、前記開孔（１０ｂ）よりも広い面積の開孔（１
０ｃ）を設ける。
ＣＶＤ５＋ｏｔＲ１へ（１９’）にオーバーエツチング
を施し、前記開孔（１０ｂ）よりも広い面積の開孔（１
０ｃ）を設ける。
つづいて開孔（１０ｃ）によってＧｅ薄膜（ｌＦ！ｊを
エツチングする。このエツチングは第１の実施例におい
てＣＶＤ５ｉＯｔ膜に施したエツチングはどのオーバー
エツチングは必要でない（第１０図）。
エツチングする。このエツチングは第１の実施例におい
てＣＶＤ５ｉＯｔ膜に施したエツチングはどのオーバー
エツチングは必要でない（第１０図）。
以下の工程は第１の実施例の工程において第６図以降に
よって説明したところとほぼ同じであり、最終的には第
１１図によって示した状態でも第７図に示し説明したと
ころと同様にしてＭＥＳ ＦＥＴが形成される。
よって説明したところとほぼ同じであり、最終的には第
１１図によって示した状態でも第７図に示し説明したと
ころと同様にしてＭＥＳ ＦＥＴが形成される。
との実施例のスは−サ用絶縁膜を２層用いた場合には、
スは−サ膜厚を厚くできるだけでなく、各膜のエツチン
グ特性を生かして開孔断面を工夫できるので、電極金属
被着工程の際に金属が開孔部側面に回り込むようなとき
でも電極間短絡を防止できる。ここでけＣＶＤ５ＩＯｔ
膜と５ＩＳＮ４３５％の２層の場合について説明したが
、とれらの組合せに限定されるものでなく、例えば、Ｐ
ＳＧ膜とＳｉｎ、膜等の組合せでもよく、さらには３層
の絶縁膜を設けてもよい。３層の場合には中間層をこれ
にＰｉ接する両層の夫々に対し上層（Ｓｔ、Ｎ、膜）、
または下層（ＣＶＤ Ｓ ｌｏｙ層）の関係において実
施すればよい。
スは−サ膜厚を厚くできるだけでなく、各膜のエツチン
グ特性を生かして開孔断面を工夫できるので、電極金属
被着工程の際に金属が開孔部側面に回り込むようなとき
でも電極間短絡を防止できる。ここでけＣＶＤ５ＩＯｔ
膜と５ＩＳＮ４３５％の２層の場合について説明したが
、とれらの組合せに限定されるものでなく、例えば、Ｐ
ＳＧ膜とＳｉｎ、膜等の組合せでもよく、さらには３層
の絶縁膜を設けてもよい。３層の場合には中間層をこれ
にＰｉ接する両層の夫々に対し上層（Ｓｔ、Ｎ、膜）、
または下層（ＣＶＤ Ｓ ｌｏｙ層）の関係において実
施すればよい。
なお、上記いずれの実施例でも動作層（ｌ力を形成する
手段としてイオン注入法によるものを説明したが、他の
方法、例えば気相成長法如よるエピタキシャル層でもよ
い。この場合もＧｅＯ熱処理には上記二つの実施例と同
じ条件で行なえばよい。また、イオン注入によって動作
層を形成する場合でも、注入する不純物はシリコンに限
らず、セレン（Ｓｅ）等の他不純物イオンを用いてもよ
いことは勿論である。
手段としてイオン注入法によるものを説明したが、他の
方法、例えば気相成長法如よるエピタキシャル層でもよ
い。この場合もＧｅＯ熱処理には上記二つの実施例と同
じ条件で行なえばよい。また、イオン注入によって動作
層を形成する場合でも、注入する不純物はシリコンに限
らず、セレン（Ｓｅ）等の他不純物イオンを用いてもよ
いことは勿論である。
上記二つの実施例においては、Ｇｅ薄膜上の絶縁膜とし
てＡｓ５Ｇ膜を用い、後の熱処理の際Ｇｅ薄膜中にＡＪ
が導入されるように配慮したが、Ｇｅ薄膜−ヒの絶縁膜
は必ずしもＧｅに対してドナーとなる不純物を含む必要
はない。しかし、高性能のトランジスタを再現性よく形
成するには、Ｇｅを高濃度にドープし、ソース、ドレイ
ン部の接触抵抗を低減させることが必要である。従って
上記実施例のような不純物を添加した絶縁膜を用いるこ
とが好ましい。
てＡｓ５Ｇ膜を用い、後の熱処理の際Ｇｅ薄膜中にＡＪ
が導入されるように配慮したが、Ｇｅ薄膜−ヒの絶縁膜
は必ずしもＧｅに対してドナーとなる不純物を含む必要
はない。しかし、高性能のトランジスタを再現性よく形
成するには、Ｇｅを高濃度にドープし、ソース、ドレイ
ン部の接触抵抗を低減させることが必要である。従って
上記実施例のような不純物を添加した絶縁膜を用いるこ
とが好ましい。
次にこの発明のショトキバリア電界効果トランジスタは
、実効的なソース、ドレイン間の間隔が大幅に短縮可能
であるとともに、これらソース、ドレインとゲートをセ
ルフアライメントに一度で形成できるという特徴を有し
ているが、スは−サ用絶縁膜の上には電極用金属が残置
されていることからこれら残置金属との寄生容最が問題
になるような場合には、さらにこれらの一部または全部
を除去する工程を追加すればよい。この工程は通常の７
オトエツチ技術と、エツチング技術との組合せで容易に
行ないうるものである。
、実効的なソース、ドレイン間の間隔が大幅に短縮可能
であるとともに、これらソース、ドレインとゲートをセ
ルフアライメントに一度で形成できるという特徴を有し
ているが、スは−サ用絶縁膜の上には電極用金属が残置
されていることからこれら残置金属との寄生容最が問題
になるような場合には、さらにこれらの一部または全部
を除去する工程を追加すればよい。この工程は通常の７
オトエツチ技術と、エツチング技術との組合せで容易に
行ないうるものである。
以上述べたようにこの発明によれば、実効的なソース、
ゲート間の間隙は第１の実施例で説明したＧ＠薄膜、ま
たは、第２の実施例で説明した下層スは−サ膜のオーバ
ーエツチング量で制御でき、しかもこの微小間隙を隔て
てゲート、ソース、ドレイン領域がセルフアライメント
に形成できるため、チャネル直列抵抗をゲート耐圧を損
なうととなく大幅に低減させることが可能となる。
ゲート間の間隙は第１の実施例で説明したＧ＠薄膜、ま
たは、第２の実施例で説明した下層スは−サ膜のオーバ
ーエツチング量で制御でき、しかもこの微小間隙を隔て
てゲート、ソース、ドレイン領域がセルフアライメント
に形成できるため、チャネル直列抵抗をゲート耐圧を損
なうととなく大幅に低減させることが可能となる。
さらに、ソース、ドレイン部のオーミック接触電極と、
ゲート部のショットキ接触電極を同一の金属で、しかも
一度に形成できる上、オーミック接触形成のためのアロ
イ工程を必要としないため、しばしばアロイ工程で発生
していたＡｕＧｅのボールアップもなく、平滑な電極を
有するＭＥ、Ｓ’ ＦＥＴが得られる。
ゲート部のショットキ接触電極を同一の金属で、しかも
一度に形成できる上、オーミック接触形成のためのアロ
イ工程を必要としないため、しばしばアロイ工程で発生
していたＡｕＧｅのボールアップもなく、平滑な電極を
有するＭＥ、Ｓ’ ＦＥＴが得られる。
また、従来のＭＥＳ ＦＥＴの製造工程で要求されるよ
うなマスク合せ精度も必要でないため、生産性向上にも
効果が顕著である。
うなマスク合せ精度も必要でないため、生産性向上にも
効果が顕著である。
第１図は従来のショットキバリアゲート型電界効果トラ
ンジスタの断面図、第２図ないし第７図は１実施例のシ
ョットキバリアゲート型電界効果トランジスタの製造方
法全工程順に示すいずれも断面図、第８図ないし第１１
図は別の実施例の製造方法を工程順に示すいずれも断面
図である。 １１・・−・・・・・・半絶縁性ＧａＡ ｓ基板１２・
−・・・・・・・動作層 １５・・・・・・・−・ゲート電極層 １６・・・・・・・・・ソース電極層 １７・・・・・・・・・ドレイン電極層２１ （２１ｇ
、 ２１ｇ 、 ２１ｄ）・・・電極のチタン金属層部
２２ （２２ｇ 、 ２２ｇ 、 ２２ｄ）・・・電極
のアルミニウム金属層部１８・・・・・・・・・Ｇｅ薄
層 １９・・・・−・・・・ＣＶＤ８１０！層（スは−サ層
下層）２０・・・・・・・−・８１．Ｎ４層（スは−ザ
層上層）代理人 弁理士 井 上 −男 第 １ 図 第 ２ 図 第３図 第 ４ 図 第 ５ 図 第 ６ 図 第７図 Ｉ 第 Ｂ 図 第１Ｏ図
ンジスタの断面図、第２図ないし第７図は１実施例のシ
ョットキバリアゲート型電界効果トランジスタの製造方
法全工程順に示すいずれも断面図、第８図ないし第１１
図は別の実施例の製造方法を工程順に示すいずれも断面
図である。 １１・・−・・・・・・半絶縁性ＧａＡ ｓ基板１２・
−・・・・・・・動作層 １５・・・・・・・−・ゲート電極層 １６・・・・・・・・・ソース電極層 １７・・・・・・・・・ドレイン電極層２１ （２１ｇ
、 ２１ｇ 、 ２１ｄ）・・・電極のチタン金属層部
２２ （２２ｇ 、 ２２ｇ 、 ２２ｄ）・・・電極
のアルミニウム金属層部１８・・・・・・・・・Ｇｅ薄
層 １９・・・・−・・・・ＣＶＤ８１０！層（スは−サ層
下層）２０・・・・・・・−・８１．Ｎ４層（スは−ザ
層上層）代理人 弁理士 井 上 −男 第 １ 図 第 ２ 図 第３図 第 ４ 図 第 ５ 図 第 ６ 図 第７図 Ｉ 第 Ｂ 図 第１Ｏ図
Claims (1)
- 【特許請求の範囲】 （１１高比抵抗半導体基板の主面に能動層を形成する工
程と、前記能動層の表面にゲルマニウム薄膜を被着する
工程と、前記ゲルマニウム薄膜に債層させこの素子の電
極金属層よりも厚く少くとも一層でなる絶縁膜を形成す
る工程と、前記絶縁膜に対しそのゲート形成予定域に第
１の開孔を設けたのちこの絶縁膜をエツチングマスクと
してゲルマニウム薄膜に前記開孔よりも広域にエツチン
グを施す工程と、前記絶縁膜に第１の開化を挾んで相対
する第２の開孔を設ける工程と、ゲルマニウムに対して
ドナーとなる不純物をイオン注入する工程と、前記半導
体基板をゲルマニウムＮ膜ととも圧熱処理する工程と、
電極金ＦＡＮを被着しパターニングを施して第１の開孔
にゲート電極を第２の開化にソース電極およびドレイン
電極を夫々形成する工程とを具備することを特徴とする
電界効果トランジスタの製造方法。 （２）半導体基板をゲルマニウム薄膜とともに熱処理す
る工程の雰囲気がひ素を含む雰囲気であることを特徴と
する特許請求の範囲第１項に記載の電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157786A JPS6050967A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157786A JPS6050967A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050967A true JPS6050967A (ja) | 1985-03-22 |
Family
ID=15657261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157786A Pending JPS6050967A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231040A (en) * | 1989-04-27 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
-
1983
- 1983-08-31 JP JP58157786A patent/JPS6050967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231040A (en) * | 1989-04-27 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
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