JPS6050965A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPS6050965A JPS6050965A JP58157784A JP15778483A JPS6050965A JP S6050965 A JPS6050965 A JP S6050965A JP 58157784 A JP58157784 A JP 58157784A JP 15778483 A JP15778483 A JP 15778483A JP S6050965 A JPS6050965 A JP S6050965A
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- layer
- film
- electrode
- germanium
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタに係り、％に高周波動
作に適するショットキバリアゲート型電界効果トランジ
スタの構造とその製造方法に１）すする。
作に適するショットキバリアゲート型電界効果トランジ
スタの構造とその製造方法に１）すする。
砒化ガリウム（ＧａＡｓ ）半桿体素子はシリコン手編
１体素子に比１−で高速性に優れるので近年その研究、
開発が急速に進められている。特ｖｃ（）ａＡｓＡｓシ
ョットキバリアゲート界効果トランジスタ（ＧａＡ、ｓ
ＭＥＳＦＥ’Ｉ’ ）はマイクロ波素子として実用化
が進んでおり、また、ＧａＡｓ ＩＣの主溝数要素とし
ても最も重要な素子の一つである。
１体素子に比１−で高速性に優れるので近年その研究、
開発が急速に進められている。特ｖｃ（）ａＡｓＡｓシ
ョットキバリアゲート界効果トランジスタ（ＧａＡ、ｓ
ＭＥＳＦＥ’Ｉ’ ）はマイクロ波素子として実用化
が進んでおり、また、ＧａＡｓ ＩＣの主溝数要素とし
ても最も重要な素子の一つである。
上記ＧａＪｒｓ ＭＥＳＦＥＴ ＣＤ性能を改善ｆ、６
＊メｌ’ｌＪ、寄生的な抵抗、容量を極力低減させる必
要がある。
＊メｌ’ｌＪ、寄生的な抵抗、容量を極力低減させる必
要がある。
とりわけ、ソース・ゲート電極間のチャネル直列抵抗を
小さく抑えることが肝要である。
小さく抑えることが肝要である。
しかるに、従来ＧａＡｓ ＭＥＳＦＪｕＴは例えば第１
図に示すように、半絶縁性Ｏａ Ａ ｓ基板（１）上に
イオン注入法によってｎ型半導体層（２）を形成し、つ
いでソース領域のｎ＋注入層（３）とドレイン領域のｎ
＋注入磨（４）とを設け、ゲート電極（５）を両領域に
挾まれているｎ型半桿体層（２）上に設けた構造になっ
ている。
図に示すように、半絶縁性Ｏａ Ａ ｓ基板（１）上に
イオン注入法によってｎ型半導体層（２）を形成し、つ
いでソース領域のｎ＋注入層（３）とドレイン領域のｎ
＋注入磨（４）とを設け、ゲート電極（５）を両領域に
挾まれているｎ型半桿体層（２）上に設けた構造になっ
ている。
前記両領駿には夫々ソース電極（６）、ドレイン電極（
７）が設けられている。斜上の構造では各フォトエツチ
ング工程におけるマスク合わせのための誤差分を見込ま
ねばならないことや、フォトエツチング技術の限界のた
め、ソース・ゲート間の間隔をある程度大きくとる必要
がある。従って上述のように、ｎｍ動作層＋２） ＶＣ
よる直列抵抗の低減が離しく、ゲート長のサブミクロン
化を図っても性能は期待する程同上しない。
７）が設けられている。斜上の構造では各フォトエツチ
ング工程におけるマスク合わせのための誤差分を見込ま
ねばならないことや、フォトエツチング技術の限界のた
め、ソース・ゲート間の間隔をある程度大きくとる必要
がある。従って上述のように、ｎｍ動作層＋２） ＶＣ
よる直列抵抗の低減が離しく、ゲート長のサブミクロン
化を図っても性能は期待する程同上しない。
また、ソース電極（６）、ドレイン′を杭１回（’７）
は通常、金−ゲルマニウム（Ａｕ−Ｇｅ）合嶽糸ｒ「極
が用いられるが、との′−極の形成には必すアロイと称
される、電極金属とＧ ａ Ａ ｓ結晶との合金化の過
程を必要とする。このアロイの過程で往々ＶＣして砲イ
晩金属が不均一に反応して島状の凝集（ボールアップ）
を起し表１可が平イ′Ｊな電極とはｉｔ 、ｉｌｌ Ｉ
ｔこくがったため、このＩ’４ＥＳＦＥＴをいくつも用
いる集積１回路（ＩＣ）形成の一つの妨り゛になってい
た。
は通常、金−ゲルマニウム（Ａｕ−Ｇｅ）合嶽糸ｒ「極
が用いられるが、との′−極の形成には必すアロイと称
される、電極金属とＧ ａ Ａ ｓ結晶との合金化の過
程を必要とする。このアロイの過程で往々ＶＣして砲イ
晩金属が不均一に反応して島状の凝集（ボールアップ）
を起し表１可が平イ′Ｊな電極とはｉｔ 、ｉｌｌ Ｉ
ｔこくがったため、このＩ’４ＥＳＦＥＴをいくつも用
いる集積１回路（ＩＣ）形成の一つの妨り゛になってい
た。
この発明は上記の欠点を除去するもので、新規な／ヨッ
トキバリアグート型′屯界効呆トジ７ジス夕とその製造
方法を提供することを目的とす′る。
トキバリアグート型′屯界効呆トジ７ジス夕とその製造
方法を提供することを目的とす′る。
この発明によれば自己整合（セルフアライメント）でソ
ース、ドレイン電極用金属に同一の金属を用いることが
でき、しかも同時に形成できるので製造工程を大幅に短
縮できる。
ース、ドレイン電極用金属に同一の金属を用いることが
でき、しかも同時に形成できるので製造工程を大幅に短
縮できる。
〔発明の４既要〕
この発明の第１の電界効果トランジスタはｎ型半導体の
１主面に設けられた少くとも１層の金属層でなり主面と
の接続がこの半導体と７ヨソトキバリヤを形１戊する金
属層であるゲートｄ極層と、自ｉＪ記十面上にてゲート
電極を挾むように対向して被着されたゲルマニウム層と
、前記ゲルマニウム層の露出面に前記ゲート電極におい
て基板の主面に接続した金属層と同じ金属層を基板との
接続層とし少くとも１層でなるソースとドレインの各′
電極層を備えた構造上の特徴を備える。次に第２の発明
ｆ（かかる藏界効果トランジスタの製造方法は、前記能
動層の表面Ｖこゲルマニウム薄膜を被着する工程と、前
記ゲルマニウム薄膜に積層させこの素子の電極金属層よ
りも厚く少くとも１層でなる絶縁膜を形成する工程と、
前記絶縁膜に対しそのゲート形成予定域に第１の開孔を
設けたのちこの絶縁膜ヲエッチングマスクとしてゲルマ
ニウム薄膜に前記開孔よシも広域にエツチングを施す工
程と、前記半導体基板をゲルマニウム薄膜とともに熱処
理する工程と、前記絶縁膜に第１の開化を挾んで相対す
る第２の開孔を設ける工程と、電極金属層を被着しパタ
ーニングを施して第１の開化にゲート電極を第２の開孔
にソース電極およびドレイン電極を夫々形成する工程と
を具備することを特徴とする。さらに、この発明の製造
方法におけるゲルマニウム薄膜に接する絶縁膜はゲルマ
ニウムに対しドナーになる不純物が添加されていても、
あるいは半導体基板をゲルマニウム薄膜とともに熱処理
する工程の雰囲気がひ素を含む雰囲気としてもよい。
１主面に設けられた少くとも１層の金属層でなり主面と
の接続がこの半導体と７ヨソトキバリヤを形１戊する金
属層であるゲートｄ極層と、自ｉＪ記十面上にてゲート
電極を挾むように対向して被着されたゲルマニウム層と
、前記ゲルマニウム層の露出面に前記ゲート電極におい
て基板の主面に接続した金属層と同じ金属層を基板との
接続層とし少くとも１層でなるソースとドレインの各′
電極層を備えた構造上の特徴を備える。次に第２の発明
ｆ（かかる藏界効果トランジスタの製造方法は、前記能
動層の表面Ｖこゲルマニウム薄膜を被着する工程と、前
記ゲルマニウム薄膜に積層させこの素子の電極金属層よ
りも厚く少くとも１層でなる絶縁膜を形成する工程と、
前記絶縁膜に対しそのゲート形成予定域に第１の開孔を
設けたのちこの絶縁膜ヲエッチングマスクとしてゲルマ
ニウム薄膜に前記開孔よシも広域にエツチングを施す工
程と、前記半導体基板をゲルマニウム薄膜とともに熱処
理する工程と、前記絶縁膜に第１の開化を挾んで相対す
る第２の開孔を設ける工程と、電極金属層を被着しパタ
ーニングを施して第１の開化にゲート電極を第２の開孔
にソース電極およびドレイン電極を夫々形成する工程と
を具備することを特徴とする。さらに、この発明の製造
方法におけるゲルマニウム薄膜に接する絶縁膜はゲルマ
ニウムに対しドナーになる不純物が添加されていても、
あるいは半導体基板をゲルマニウム薄膜とともに熱処理
する工程の雰囲気がひ素を含む雰囲気としてもよい。
次にこの発明を１実施例につき図面を参照して詳細に説
明する。
明する。
まず、ｌ実施例の（Ｊ）ａＡｓ ＭＥＳＦ、ＩＢ’Ｊ、
’ ｆ示す第２図において、（Ｉυは半絶縁性Ｇ ａＡ
ｓ基板で、その１王面側にイオン注入形成されたｎ型
半導体層（１２１゜（１３１はソース領域でありａ４）
はドレイン領域、（１９は一例のｎ型半導体層に被着さ
れこの半導体と７ヨツトキバリアを形成するＴｉまたは
Ｗ 、 ’Ｊ、’ａ等の金属層（２１ｇ）とアルミニウ
ム層（２２ｇ）とを積層したゲート電極層、Ｕω、ａη
は夫々ソース電極層、ドレイン電極層で、いずれも半導
体層（Ｉ望の主面に被着されたゲルマニウム薄層（」槌
上に前記ゲート電極層０５）を挾んでこのゲート電極層
と同時に形成されたものであシ、したがって同じ構成で
ある。すなわちソース電極層０６）は下層がこの半導体
とバリアを形成するＩｌｌ ＋またはＷｌＴａ等の金属
層（２１ｓ）と、上層がアルミニウム層（２２Ｓ）、ド
レイン電極層０７）は下層がとの半導体と７ヨツトキバ
リアを形成するＴｉ １ だｕＷ、 Ｔａ等の金属層（
２１ｄ）と、上層がアルミニウム層（２２ｄ）で夫々構
成されている。寸だ、この発明は第８図に示されるよう
に、電極層をリフトオフ形成するとともに各電極層間を
分離するために用いられた例えばＡｓ５Ｇ （Ａｓ ｄ
ｏｐｅｄ ５ｉｌｉｃ −ａｔｅ Ｇｌａｓｓ） のス
ペーサ層ａωを残しておいてもよいＯ なお、前記各電極層は半導体と７ヨツトキバリアを形成
する１層のみでもよい。
’ ｆ示す第２図において、（Ｉυは半絶縁性Ｇ ａＡ
ｓ基板で、その１王面側にイオン注入形成されたｎ型
半導体層（１２１゜（１３１はソース領域でありａ４）
はドレイン領域、（１９は一例のｎ型半導体層に被着さ
れこの半導体と７ヨツトキバリアを形成するＴｉまたは
Ｗ 、 ’Ｊ、’ａ等の金属層（２１ｇ）とアルミニウ
ム層（２２ｇ）とを積層したゲート電極層、Ｕω、ａη
は夫々ソース電極層、ドレイン電極層で、いずれも半導
体層（Ｉ望の主面に被着されたゲルマニウム薄層（」槌
上に前記ゲート電極層０５）を挾んでこのゲート電極層
と同時に形成されたものであシ、したがって同じ構成で
ある。すなわちソース電極層０６）は下層がこの半導体
とバリアを形成するＩｌｌ ＋またはＷｌＴａ等の金属
層（２１ｓ）と、上層がアルミニウム層（２２Ｓ）、ド
レイン電極層０７）は下層がとの半導体と７ヨツトキバ
リアを形成するＴｉ １ だｕＷ、 Ｔａ等の金属層（
２１ｄ）と、上層がアルミニウム層（２２ｄ）で夫々構
成されている。寸だ、この発明は第８図に示されるよう
に、電極層をリフトオフ形成するとともに各電極層間を
分離するために用いられた例えばＡｓ５Ｇ （Ａｓ ｄ
ｏｐｅｄ ５ｉｌｉｃ −ａｔｅ Ｇｌａｓｓ） のス
ペーサ層ａωを残しておいてもよいＯ なお、前記各電極層は半導体と７ヨツトキバリアを形成
する１層のみでもよい。
次にこの発明の製造方法の１実施例を第３図ないし第８
図によって工程１唄ＶＣ説明する。
図によって工程１唄ＶＣ説明する。
半絶縁性Ｇ ａ Ａ ｓ基板α１）にＳｉイオン（Ｓｉ
＋）を加速エネルギ１２０ ｋｅＶでドーズ量３．５
Ｘ １０１２ｃｍ ２層ＭＥＳ１１’ＥＴ形成領域に選
択的に注入層（１２’）を形成する。さらに、この注入
層を含む基板上面全面にＧｅ薄膜饅を約７０ＯＡ厚に被
着し、ついでひ素ドープドニ酸化７リコン膜αω（Ａ、
ｓ Ｓ Ｇ Ｍ ）を約７０００Ｘ厚に被着する。次に
フォトレジスト膜（１０）を被着しフォトエツチングに
より長さ０．５μｍの開孔（１０ａ）をフォトレジスト
膜に形成する（第３図）。
＋）を加速エネルギ１２０ ｋｅＶでドーズ量３．５
Ｘ １０１２ｃｍ ２層ＭＥＳ１１’ＥＴ形成領域に選
択的に注入層（１２’）を形成する。さらに、この注入
層を含む基板上面全面にＧｅ薄膜饅を約７０ＯＡ厚に被
着し、ついでひ素ドープドニ酸化７リコン膜αω（Ａ、
ｓ Ｓ Ｇ Ｍ ）を約７０００Ｘ厚に被着する。次に
フォトレジスト膜（１０）を被着しフォトエツチングに
より長さ０．５μｍの開孔（１０ａ）をフォトレジスト
膜に形成する（第３図）。
次に前記開孔を通してＡ ｓ Ｓ Ｇ １４α９）ｔＪ
１２ガスとＯＦ、ガスを用いたりアクティブイオンエツ
チング（１ｔＩＩ！ｉ）ニよりエツチングする。これに
より断面がほぼ垂直な窓がＡ ｓ ８ Ｇ膜σ翅に形成
される。次に、前記開孔を通してＧｅ薄膜を０２とＯＩ
、＋４ガスを用いたプラズマエツチングによシエツチノ
グする。これｒこより Ｇｅ薄膜はオーバーエツチング
されその上層のＡ ｓ Ｓ Ｇ膜α坤の前記開孔よシも
広い開孔に形成される（第４図）。
１２ガスとＯＦ、ガスを用いたりアクティブイオンエツ
チング（１ｔＩＩ！ｉ）ニよりエツチングする。これに
より断面がほぼ垂直な窓がＡ ｓ ８ Ｇ膜σ翅に形成
される。次に、前記開孔を通してＧｅ薄膜を０２とＯＩ
、＋４ガスを用いたプラズマエツチングによシエツチノ
グする。これｒこより Ｇｅ薄膜はオーバーエツチング
されその上層のＡ ｓ Ｓ Ｇ膜α坤の前記開孔よシも
広い開孔に形成される（第４図）。
次してフォトレジスト膜（１０）を除去し、ＡＳを含ん
だアルゴンガス雰囲気中で８５０°Ｃ２１５分間のアニ
ールを施し、注入層（１２’）を活性化して動作層（１
カを形成する。なお、このアニールはＧｅ薄膜形成後に
施す熱処理を兼ねておシ、これによって（）ｅとＧａＡ
ｓが反応し、またＧｅ薄膜中へもＡｓが高濃度にドー
プされる（第５図）。再度フォトレジスト膜（１ｏ’）
を被着しフォトエツチングを施してソース、ドレイン各
領域に対応する開孔を形成し、この開孔によってＡ ｓ
Ｓ Ｇ膜にエツチングを施しＧｅ面を露出させる（第
６図）。次に、フォトレジスト膜（１ｏ’）を除去しく
第７図）、−例のチタン層（２Ｉ）を杓１０００Ｘの層
厚に、ついで、アルミニウム層（２乃を約４０００Ｘの
層厚に前記窓から順欠被着させ、ゲート電極（１５）、
ノース電極（１Ｇ）、ドレイン成極α７）が同時に形成
される（第８図）。
だアルゴンガス雰囲気中で８５０°Ｃ２１５分間のアニ
ールを施し、注入層（１２’）を活性化して動作層（１
カを形成する。なお、このアニールはＧｅ薄膜形成後に
施す熱処理を兼ねておシ、これによって（）ｅとＧａＡ
ｓが反応し、またＧｅ薄膜中へもＡｓが高濃度にドー
プされる（第５図）。再度フォトレジスト膜（１ｏ’）
を被着しフォトエツチングを施してソース、ドレイン各
領域に対応する開孔を形成し、この開孔によってＡ ｓ
Ｓ Ｇ膜にエツチングを施しＧｅ面を露出させる（第
６図）。次に、フォトレジスト膜（１ｏ’）を除去しく
第７図）、−例のチタン層（２Ｉ）を杓１０００Ｘの層
厚に、ついで、アルミニウム層（２乃を約４０００Ｘの
層厚に前記窓から順欠被着させ、ゲート電極（１５）、
ノース電極（１Ｇ）、ドレイン成極α７）が同時に形成
される（第８図）。
なお、第８図において、この半導体と７ヨツトキバリア
を形成するＩｌｌ ｉまたはＷ 、 ＩＩＩａ等の金属
層ｅυはＡＳＳＧ膜（１９’）によシグート、ソース、
ドレインの各電極部に分離されゲート延極層（２１ｇ）
、ソース電極層（２１ｓ）、ドレイン゛電極層（２ｔｄ
）に、また、積層して形成されるアルミニウム層（７！
りは前記と同様に分離されてゲート電極；倒（２２ｇ）
、ソース−極層（２２ｓ） 、ドレイン電極層（２２ｄ
）に夫々形成される。
を形成するＩｌｌ ｉまたはＷ 、 ＩＩＩａ等の金属
層ｅυはＡＳＳＧ膜（１９’）によシグート、ソース、
ドレインの各電極部に分離されゲート延極層（２１ｇ）
、ソース電極層（２１ｓ）、ドレイン゛電極層（２ｔｄ
）に、また、積層して形成されるアルミニウム層（７！
りは前記と同様に分離されてゲート電極；倒（２２ｇ）
、ソース−極層（２２ｓ） 、ドレイン電極層（２２ｄ
）に夫々形成される。
なお、電極用金属層で動作層（＋２１またはＧｅ薄膜（
１８）に直接接続する半導体と７ヨソトキノくリアを形
成する金属層ｔ」、−例のチタンに限られず、例えば、
Ｗ、Ｔａ等の１−ゐ融点金属でもよく、さらにその層Ｊ
阜はスペーサ用絶縁膜の一例のＡｓ５ＧＪ関のｊ層厚と
の均衡で決定されるべきものであり、ソース−ゲート間
、ゲート−ドレイン間各部において電極金属層が段切れ
を起すような厚さでなければならない０まだ、スペーサ
用絶縁膜は１層に限られるものでなく、よシ厚く形成し
て所望しない金属と電極部の段切れをよや確実に行なう
ために２層以上にしてもよい。
１８）に直接接続する半導体と７ヨソトキノくリアを形
成する金属層ｔ」、−例のチタンに限られず、例えば、
Ｗ、Ｔａ等の１−ゐ融点金属でもよく、さらにその層Ｊ
阜はスペーサ用絶縁膜の一例のＡｓ５ＧＪ関のｊ層厚と
の均衡で決定されるべきものであり、ソース−ゲート間
、ゲート−ドレイン間各部において電極金属層が段切れ
を起すような厚さでなければならない０まだ、スペーサ
用絶縁膜は１層に限られるものでなく、よシ厚く形成し
て所望しない金属と電極部の段切れをよや確実に行なう
ために２層以上にしてもよい。
次にスペーサ用絶縁膜にＡｓ５Ｇ膜とＳｉ３Ｎ４膜とを
用いた製造例を第９図ないし第１３図によって上述の実
施例との相違点を説明する。なお、上述の実施例と変わ
らない部分については図面に同じ番号をもって示し説明
も省略する。
用いた製造例を第９図ないし第１３図によって上述の実
施例との相違点を説明する。なお、上述の実施例と変わ
らない部分については図面に同じ番号をもって示し説明
も省略する。
まず、第９図に示すこの実施例の方法で形Ｆｌｉ、され
た電界効果トランジスタは、ゲート電極（１５）の下層
、すなわち動作層（■２）と接続する一例のテクノ層（
２１ｇ）が、これと対向するＧｅ薄層（１８’）との間
に微小間隙を備えて構成されている。
た電界効果トランジスタは、ゲート電極（１５）の下層
、すなわち動作層（■２）と接続する一例のテクノ層（
２１ｇ）が、これと対向するＧｅ薄層（１８’）との間
に微小間隙を備えて構成されている。
次に製造工程におけるスペーサ層の形成で、Ｇｅ薄膜（
１８）ｌｃＡｓｓＧ膜（１９’） ヲ被Ｍ Ｌ、さらＩ
Ｕ！ｇせて窒化シリコン膜（Ｓｉ３Ｎ４膜） （２０）
を被着し、のちの電極層リフトオフ形成する際のスペー
サ層としている。このため、−例の膜厚を夫々約５００
０ Ｘ。
１８）ｌｃＡｓｓＧ膜（１９’） ヲ被Ｍ Ｌ、さらＩ
Ｕ！ｇせて窒化シリコン膜（Ｓｉ３Ｎ４膜） （２０）
を被着し、のちの電極層リフトオフ形成する際のスペー
サ層としている。このため、−例の膜厚を夫々約５００
０ Ｘ。
約４００ＯＡに形成する（第１０図）。
フォトレジスト膜００）を被着し、その−例の０．５μ
ｍの開孔（１０ａ）からＳ ｉ３Ｎ、膜（２υを例えば
０２ガスとＱ Ｉ＋、を用いたプラズマエツチングにょ
シ開孔（１ｏｂ）を形成する（第１１図）。
ｍの開孔（１０ａ）からＳ ｉ３Ｎ、膜（２υを例えば
０２ガスとＱ Ｉ＋、を用いたプラズマエツチングにょ
シ開孔（１ｏｂ）を形成する（第１１図）。
さらに、前記Ｓｉ３Ｎ４膜の開孔（１，ｏｂ）を通して
Ａｓ５Ｇ膜（１９’） Ｋオーバーエツチングを施し、
前記開孔（１ｏｂ）よりも広い面積の開孔（１０ｃ ）
をＡｓ５Ｇ膜に形成する。つづいてこの開孔（１０ｃ）
からＧｅ薄膜（１８）をエツチングする。このＡＳＳＧ
ＩＩａｌ／Ｃ対するエツチングは上記第１の実施例にお
けるようなオーバーエツチングは必要でない。（第１２
図）。
Ａｓ５Ｇ膜（１９’） Ｋオーバーエツチングを施し、
前記開孔（１ｏｂ）よりも広い面積の開孔（１０ｃ ）
をＡｓ５Ｇ膜に形成する。つづいてこの開孔（１０ｃ）
からＧｅ薄膜（１８）をエツチングする。このＡＳＳＧ
ＩＩａｌ／Ｃ対するエツチングは上記第１の実施例にお
けるようなオーバーエツチングは必要でない。（第１２
図）。
以下の工程は第１の実施例の工８において第５図以降に
よって説明したところとほぼ同じであり、最終的には第
１３図によって示した状態でも、寸だ第９図に示し説明
したところと同様にしてＭＥＳＦ Ｅ Ｔが形成される
。
よって説明したところとほぼ同じであり、最終的には第
１３図によって示した状態でも、寸だ第９図に示し説明
したところと同様にしてＭＥＳＦ Ｅ Ｔが形成される
。
この実施例のスペーサ用絶縁＋ｙを２層用いた場合には
、スペーサ膜厚を厚くできるたりでなく、各膜のエツチ
ング特性を生かして開孔断面を工夫できるので、電極金
属被着工程の除に金属が開孔部側面に回シ込むようなと
きでも電極間短絡を防止できる。ここではＡ ｓ Ｓ
Ｇ膜の２層の場合について説明したが、これらの組合せ
に限定されるものでなぐ、例えば、ＰＳＧ膜と５ｉ０２
膜等の組合せでもよく、さらには３層の絶縁膜を設けて
もよい。
、スペーサ膜厚を厚くできるたりでなく、各膜のエツチ
ング特性を生かして開孔断面を工夫できるので、電極金
属被着工程の除に金属が開孔部側面に回シ込むようなと
きでも電極間短絡を防止できる。ここではＡ ｓ Ｓ
Ｇ膜の２層の場合について説明したが、これらの組合せ
に限定されるものでなぐ、例えば、ＰＳＧ膜と５ｉ０２
膜等の組合せでもよく、さらには３層の絶縁膜を設けて
もよい。
３層の場合には中間層をこれに隣接する両層の夫々に対
し上層（Ｓｉ３Ｎ、膜）、または下層（Ａｓ８０層）の
関係において実施すればよい。
し上層（Ｓｉ３Ｎ、膜）、または下層（Ａｓ８０層）の
関係において実施すればよい。
なお、上記いずれの実施例でも動作層０．２）を形成す
る手段としてイオン注入法によるものを説明したが、他
の方法、例えば気相成長法によるエピタキンヤル層でも
よい。この場合もＧｅＯ熱処理には上記二つの実施例と
同じ条件で行なえばよい。また、イオン注入によって動
作層を形成する場合でも、注入する不純物はシリコンに
限らず、セレン（Ｓｅ ）等の他不純物イオンを用いて
もよいことは勿論である。
る手段としてイオン注入法によるものを説明したが、他
の方法、例えば気相成長法によるエピタキンヤル層でも
よい。この場合もＧｅＯ熱処理には上記二つの実施例と
同じ条件で行なえばよい。また、イオン注入によって動
作層を形成する場合でも、注入する不純物はシリコンに
限らず、セレン（Ｓｅ ）等の他不純物イオンを用いて
もよいことは勿論である。
上記二つの実施ｆｌｌにおいては、Ｃ４ｅ薄膜上の絶縁
膜としてＡｓ５Ｇ膜を用い、後の熱処理の際Ｇｅ薄ｊ摸
中ＩＦ Ａｓが導入されるように配慮したがＧｅ薄膜上
の絶縁膜は必ずしもＧｅｖｃ対してドナーとなる不純物
を含む必要はない。しかし、高性能のトランジスタを再
現性よく形成するには、Ｇｅを菌濃度にドーグし、ソー
ス、ドレイン部の接触抵抗を低紙させることが必要であ
る。従って上記実施例のような不純物を添加した絶縁膜
を用いることが好ましい０ 次に、この発明の７ヨツトキバリア篭界効果トランジス
タは、実効的なソース、ドレイン間の間隔が大幅に短縮
可能であるとともに、これらソース、ドレインとゲート
をセルファライメノトニ一度で形成できるという％徴を
有しているが、スペーサ用絶縁膜の上には電極用金属が
残置されていることからこれら残置金属との寄生容量が
問題になるような場合には、さらにこれらの一部または
全部を除去する工程を追加すれはよい。この工程−２通
常のフォトエッチ技術と、エツチング技術との組合せで
容易に行ないうるものである。
膜としてＡｓ５Ｇ膜を用い、後の熱処理の際Ｇｅ薄ｊ摸
中ＩＦ Ａｓが導入されるように配慮したがＧｅ薄膜上
の絶縁膜は必ずしもＧｅｖｃ対してドナーとなる不純物
を含む必要はない。しかし、高性能のトランジスタを再
現性よく形成するには、Ｇｅを菌濃度にドーグし、ソー
ス、ドレイン部の接触抵抗を低紙させることが必要であ
る。従って上記実施例のような不純物を添加した絶縁膜
を用いることが好ましい０ 次に、この発明の７ヨツトキバリア篭界効果トランジス
タは、実効的なソース、ドレイン間の間隔が大幅に短縮
可能であるとともに、これらソース、ドレインとゲート
をセルファライメノトニ一度で形成できるという％徴を
有しているが、スペーサ用絶縁膜の上には電極用金属が
残置されていることからこれら残置金属との寄生容量が
問題になるような場合には、さらにこれらの一部または
全部を除去する工程を追加すれはよい。この工程−２通
常のフォトエッチ技術と、エツチング技術との組合せで
容易に行ないうるものである。
以上述べたようにこの発明Ｖこよれば、実効的なソース
、ゲート間の間隙は第１の実施例で説明したＧｅ薄ｊ摸
、または、第２の実ｉｒｉｍ例で説明しフヒ下店スペー
サ膜のオーバーエツチング量でｆｉｉｌＪ Ｈでき、し
かもこの微小間隙を隔ててゲート、ソース、ドレイン領
域がセルフアライメントに形成できるため、チャネル直
列抵抗をゲート耐圧を損なうことなく太幅に低減させる
ことが可能となる。
、ゲート間の間隙は第１の実施例で説明したＧｅ薄ｊ摸
、または、第２の実ｉｒｉｍ例で説明しフヒ下店スペー
サ膜のオーバーエツチング量でｆｉｉｌＪ Ｈでき、し
かもこの微小間隙を隔ててゲート、ソース、ドレイン領
域がセルフアライメントに形成できるため、チャネル直
列抵抗をゲート耐圧を損なうことなく太幅に低減させる
ことが可能となる。
さらに、ソース、ドレイン部のオーミック接触電極ト、
ゲート部のショットキ接触電極を同一の金属で、しかも
一度に形成できる上、オーミック接触形成のだめのアロ
イ工程を必要としないため、しばしばアロイ工程で発生
していたＡｕＧｅのボールアップもなく、平滑な電極を
有するＭＥＳ？’ＥＴが得られる。
ゲート部のショットキ接触電極を同一の金属で、しかも
一度に形成できる上、オーミック接触形成のだめのアロ
イ工程を必要としないため、しばしばアロイ工程で発生
していたＡｕＧｅのボールアップもなく、平滑な電極を
有するＭＥＳ？’ＥＴが得られる。
また、従来のＭＥＳＦＥＴの製造工程で要求されるよう
なマスク合せ精度も必要でないため、生産性向上にも効
果が顕著である。
なマスク合せ精度も必要でないため、生産性向上にも効
果が顕著である。
ＫＳ１図は従来の７ヨツトキバリアゲート型電界効果ト
ランジスタの断面図、第２図および第８図はｌ実施例の
７ヨツトキバリアゲート型電界効果トランジスタの１１
面図、第３図ないし第７図は１実施例の製造方法を工程
順に示すいずれも断面図、第９図および第１２図は別の
実施例のショットキノ・・リアゲート型電界効果トラン
ジスタの断面図、第１０図および第１１図は別の実施例
の製造方法を工程順に示すいずれも断面図である。 １１・・・・・ 半絶縁性Ｇ ａ Ａ ｓ基板１２・・
・・ 動作ノ（至）（１２′・・注入層）１３（１４）
・・ソース（ドレイン）領域ｎ＋注入層１５・・・・
ゲート電極層 ２１（２１ｇ、２１ｓ、２１ｄ）・・ンヨットキバリア
形成金属Ｊ＠ （Ｔｉ 、 Ｗ、 Ｔａ等） ２２（２２ｇ、２２ｓ、２２ｄ）・・アルミニウム層１
６・・・・ ソース電極層 １７・・・・ ドレイン電極層 １８（１８’）・・ゲルマニウム層 １９・・・・ Ａｓ５Ｇ膜 ２０・・・ Ｓ ｉ３Ｎ、 ｌ嗟 代理人 弁理士 井 上 −男 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第７図 第９図 第１０図 第１１図 第１２図 手続補正書（方式） 特許庁長官 志 賀 学 殿 １、 事件の表示 昭和５８年特許願第１５７７８４号 ２、発明の名称 電界効果トランジスタおよびその製造方法３、 補正を
する者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 〒１４４ 東京都太田区蒲田４丁目４１番１１号 第−津野田ビル 弁上特許事務所内 電話 ７３６−３５５８ ５、補正命令の日付 昭和５９年７月１１日（発送日 昭和５９年７月３１日
）６、補正の対象 明和１書の図面の簡単な説明の欄 ７、補正の内容 （１）明細書の第１５頁第１７行（末社より４行）目の
Ｉおよび第８図」を削除する。 （１１）明細書の第１５頁第１９行（末社よ１）２行）
目の「第７図」を「第８図」（二補正１−る。 （＋＋＋１ 明細書の第１６貞第１行目の１および第１
２図」を削除する。 Ｏｖｌ 明細書の第１６頁第３行目の１−および第１１
図」を［ないし第１３図」（二補正する。 以上
ランジスタの断面図、第２図および第８図はｌ実施例の
７ヨツトキバリアゲート型電界効果トランジスタの１１
面図、第３図ないし第７図は１実施例の製造方法を工程
順に示すいずれも断面図、第９図および第１２図は別の
実施例のショットキノ・・リアゲート型電界効果トラン
ジスタの断面図、第１０図および第１１図は別の実施例
の製造方法を工程順に示すいずれも断面図である。 １１・・・・・ 半絶縁性Ｇ ａ Ａ ｓ基板１２・・
・・ 動作ノ（至）（１２′・・注入層）１３（１４）
・・ソース（ドレイン）領域ｎ＋注入層１５・・・・
ゲート電極層 ２１（２１ｇ、２１ｓ、２１ｄ）・・ンヨットキバリア
形成金属Ｊ＠ （Ｔｉ 、 Ｗ、 Ｔａ等） ２２（２２ｇ、２２ｓ、２２ｄ）・・アルミニウム層１
６・・・・ ソース電極層 １７・・・・ ドレイン電極層 １８（１８’）・・ゲルマニウム層 １９・・・・ Ａｓ５Ｇ膜 ２０・・・ Ｓ ｉ３Ｎ、 ｌ嗟 代理人 弁理士 井 上 −男 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第７図 第９図 第１０図 第１１図 第１２図 手続補正書（方式） 特許庁長官 志 賀 学 殿 １、 事件の表示 昭和５８年特許願第１５７７８４号 ２、発明の名称 電界効果トランジスタおよびその製造方法３、 補正を
する者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 〒１４４ 東京都太田区蒲田４丁目４１番１１号 第−津野田ビル 弁上特許事務所内 電話 ７３６−３５５８ ５、補正命令の日付 昭和５９年７月１１日（発送日 昭和５９年７月３１日
）６、補正の対象 明和１書の図面の簡単な説明の欄 ７、補正の内容 （１）明細書の第１５頁第１７行（末社より４行）目の
Ｉおよび第８図」を削除する。 （１１）明細書の第１５頁第１９行（末社よ１）２行）
目の「第７図」を「第８図」（二補正１−る。 （＋＋＋１ 明細書の第１６貞第１行目の１および第１
２図」を削除する。 Ｏｖｌ 明細書の第１６頁第３行目の１−および第１１
図」を［ないし第１３図」（二補正する。 以上
Claims (1)
- 【特許請求の範囲】 （１）ｎ型半導体の１主面に設けられた少くとも１層の
金属層でなｐ主面との接続がこの半導体と７ヨツトキバ
リアを形成する金属層であるゲート電り曳層と、前記主
面上にてゲート電極を挾むように対向して被着されたゲ
ルマニウム層と、前記ゲルマニウム層の露出面に前記ゲ
ート電４傘において基板の主面に接続した金属層と同じ
金属層を基板との接続層とし少くとも１層でなるソース
とドレイ／の各電極層を備えた・電界効果トランジスタ
。 （２）高比抵抗半導体基板の主面に能動層を形成する工
程と、前記能動層の表面にゲルマニウム薄膜を被着する
工程と、前記ゲルマニウム薄ｊ摸にイｖ）層させこの素
子の電極金属層よシも厚く少くとも１層でなる絶縁ｊ摸
を形成する工程と、前記絶縁膜にメ」シそのゲート形成
予定域に第１の開孔を設はブ（のちこの絶縁）摸をエツ
チングマスクとしてゲルマニウム薄Ｍに前記開孔よりも
広域にエンチングを施す工程と、前記絶縁膜に第１０開
孔を挾んで相対する第２の開孔を設ける工程と、電極金
属層を被着しバターニングを施して第１の開孔にゲート
電極を第２の開孔にソース電極およびドレイン電極を夫
々形成する工程とを具備することを特徴とする電界効果
トランジスタの製造方法（３） ゲルマニウム薄膜に接
する絶縁）端はゲルマニウムに対しドナーになる不純物
が添カロされていることを特徴とする特許請求の１１１
囲第２項に記載の′電界効果トランジスタの製造方法。 （４）半導体基板をゲルマニウム薄膜とともｒ熱処理す
る工程の雰囲気がひ素を含む雰囲気であることを特徴と
する特許請求の範囲第２項に記載の電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157784A JPS6050965A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157784A JPS6050965A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050965A true JPS6050965A (ja) | 1985-03-22 |
Family
ID=15657219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157784A Pending JPS6050965A (ja) | 1983-08-31 | 1983-08-31 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457680A (en) * | 1987-03-18 | 1989-03-03 | Fujitsu Ltd | Compound semiconductor integrated circuit device |
-
1983
- 1983-08-31 JP JP58157784A patent/JPS6050965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457680A (en) * | 1987-03-18 | 1989-03-03 | Fujitsu Ltd | Compound semiconductor integrated circuit device |
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