JPS6084872A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6084872A JPS6084872A JP58192368A JP19236883A JPS6084872A JP S6084872 A JPS6084872 A JP S6084872A JP 58192368 A JP58192368 A JP 58192368A JP 19236883 A JP19236883 A JP 19236883A JP S6084872 A JPS6084872 A JP S6084872A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- low concentration
- emitter
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、一般に半導体技術に関し、特にノヘイボー
ラ型のものに適用して有効な半導体技術器；関する。
ラ型のものに適用して有効な半導体技術器；関する。
［背景技術］
バイポーラ型の半導体集積回路において高周波特性の良
いデバイスを得るためには、ベース幅を狭くし、かつペ
ースコレクタ接合容量Ｃ１ｃを低減して、しゃ断層波数
ｆ１を向」ニさせることが必要である。
いデバイスを得るためには、ベース幅を狭くし、かつペ
ースコレクタ接合容量Ｃ１ｃを低減して、しゃ断層波数
ｆ１を向」ニさせることが必要である。
ところで、一般のバイポーラ型の半導体集積回路におい
ては、半導体基板にコレクタ埋込み層を形成し、その上
に同一導電型の低濃度層をエピタキシャル形成してその
中にベース領域およびエミッタ領域を形成している。こ
のような構成のデバイスでは、６１Ｇおよびｆ□が前記
エピタキシャル形成の低濃度層の厚さに対して第１図の
ような関係を示すことが知られている。
ては、半導体基板にコレクタ埋込み層を形成し、その上
に同一導電型の低濃度層をエピタキシャル形成してその
中にベース領域およびエミッタ領域を形成している。こ
のような構成のデバイスでは、６１Ｇおよびｆ□が前記
エピタキシャル形成の低濃度層の厚さに対して第１図の
ような関係を示すことが知られている。
第１図において、曲線（ａ）はＣ□。の特性を示し、曲
線（ｂ）はＩ／ｆ□の特性を示す。この図から明らかな
ように、エピタキシャル層を厚くすると。
線（ｂ）はＩ／ｆ□の特性を示す。この図から明らかな
ように、エピタキシャル層を厚くすると。
０１ｃは減少するがｆ□が低下することになり、逆に薄
くするとｆ工は向上することになるがＣ工。が増大する
。このように、ｃＴｃとｆ□はエピタキシャル層の厚さ
に関して相反する関係にある。したがって、従来におい
ては、Ｃ１ｃを増大させることなく、ｆ□を向上させる
ことが困難であるという問題があった。
くするとｆ工は向上することになるがＣ工。が増大する
。このように、ｃＴｃとｆ□はエピタキシャル層の厚さ
に関して相反する関係にある。したがって、従来におい
ては、Ｃ１ｃを増大させることなく、ｆ□を向上させる
ことが困難であるという問題があった。
［発明の目的］
この発明の］」的は、Ｃ工。を増太さぜずにｆ工を向上
させることの可能な半導体装置を提供することにある。
させることの可能な半導体装置を提供することにある。
この発明の別の目的は、そのような半導体装置の有効な
製造方法、特に、セルファラインで製造することができ
る製造技術を提供することにある。
製造方法、特に、セルファラインで製造することができ
る製造技術を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添イ」図面から明らかになるで
あろう。
この明細書の記述および添イ」図面から明らかになるで
あろう。
［発明の概要］
この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記の通りである。
概要を簡単に説明すれば、下記の通りである。
すなわち、ベース領域に拡散形成されたエミッタ領域に
対向するコレクタ埋込み層の上に、１）ｕ記エミッタ領
域とほぼ同等の大きさで前記埋込み層と同一導電型の突
出領域を形成し、エミッタ直下のエピタキシャル層の厚
さのみを薄くすることにより、ＣＴｏの増大を抑えｆ□
の向上を達成する。
対向するコレクタ埋込み層の上に、１）ｕ記エミッタ領
域とほぼ同等の大きさで前記埋込み層と同一導電型の突
出領域を形成し、エミッタ直下のエピタキシャル層の厚
さのみを薄くすることにより、ＣＴｏの増大を抑えｆ□
の向上を達成する。
［実施例］
第２図はこの発明による半導体装置の一実施例を示ず構
成断面図である。
成断面図である。
図にむいて、１−はＩ】型のシリコン半導体基板で、そ
の−面にＮ＋型のコレクタ埋込み層２を有する。
の−面にＮ＋型のコレクタ埋込み層２を有する。
このコレクタ埋込みＭｊＪ２の上には、Ｎ−型のシリコ
ン低濃度層３とコレクタコンタクト領域４が分ＲＩ酸化
膜５によって互いに分離されて形成さ４している。低濃
度層３の」二には１〕型のベース領域６がこの低濃度層
３の全面にわたっていわゆるウォールドベースＪＭ 造
で形成さＪしており、ベース領域６の一部にこのベース
領域６と同一表面をもつＮ１型のエミッタ領域７が形成
されている。８はＮ型の突出領域で、エミッタ領域７に
対向する埋込みＲ１２の上に低濃度層３へ突出して形成
されている。
ン低濃度層３とコレクタコンタクト領域４が分ＲＩ酸化
膜５によって互いに分離されて形成さ４している。低濃
度層３の」二には１〕型のベース領域６がこの低濃度層
３の全面にわたっていわゆるウォールドベースＪＭ 造
で形成さＪしており、ベース領域６の一部にこのベース
領域６と同一表面をもつＮ１型のエミッタ領域７が形成
されている。８はＮ型の突出領域で、エミッタ領域７に
対向する埋込みＲ１２の上に低濃度層３へ突出して形成
されている。
この突出領域８は、埋込み層２から見たエミッタ領域７
の面の面積とほぼ等しい面積の突出面を有し、また低濃
度層３の不純物濃度と埋込み層２の不純物濃度との間の
不純物濃度を有している。９はベース領域６の表面に形
成されたＳｉ Ｏ２酸化膜で、ペースコンタク１へ窓１
０およびエミッタコンタクト窓工１の開１」を有する。
の面の面積とほぼ等しい面積の突出面を有し、また低濃
度層３の不純物濃度と埋込み層２の不純物濃度との間の
不純物濃度を有している。９はベース領域６の表面に形
成されたＳｉ Ｏ２酸化膜で、ペースコンタク１へ窓１
０およびエミッタコンタクト窓工１の開１」を有する。
エミッタコンタクト窓１１には多結晶シリコン層１２が
形成さ肛ており、この層上にエミッタ電極が形成される
ようになっている。１３はＰＳＧ（リンシリケ−１へガ
ラス）などのパッシベーション用保護膜で、これにより
ベースコンタクト窓１０．エミッタコンタクト窓１１−
およびコレクタコンタク１−窓１４を除く表面が覆われ
る。各コンタク１−窓１０，１１゜１４には電極材料層
（図示しない）が改番プられ、ベース領域６、エミッタ
領域７、コレクタコンタク１へ領域４とオーミックコン
タク１〜される。なお、１５はＰ＋型のチャンネルスト
ッパ領域、１６は選択酸化技術によるアイソレーション
酸化膜である。
形成さ肛ており、この層上にエミッタ電極が形成される
ようになっている。１３はＰＳＧ（リンシリケ−１へガ
ラス）などのパッシベーション用保護膜で、これにより
ベースコンタクト窓１０．エミッタコンタクト窓１１−
およびコレクタコンタク１−窓１４を除く表面が覆われ
る。各コンタク１−窓１０，１１゜１４には電極材料層
（図示しない）が改番プられ、ベース領域６、エミッタ
領域７、コレクタコンタク１へ領域４とオーミックコン
タク１〜される。なお、１５はＰ＋型のチャンネルスト
ッパ領域、１６は選択酸化技術によるアイソレーション
酸化膜である。
以上のような構成によれば、低濃度ＷＪ３の厚さがエミ
ッタ領域７の直下においてのみ薄くなる。
ッタ領域７の直下においてのみ薄くなる。
ｆｌについては１−ランジスタとしてアクティブな領域
、つまりエミッタ直下が実際上問題となるので、この部
分の低濃度層３の厚さを薄（すれば実効的なベース幅が
狭くなり空乏層走行時間が短なくなって、第１図に示し
たようにｆｌ−を大きくすることができる。しかし、エ
ミッタ直下以外は低濃度ｎり３の厚さを薄くしないので
、不純物濃度プロファイルが第３図（Ａ）および第３図
ＣＢ）に示すようになり、ＣＴｃの増加をきわめて少な
くすることができる。
、つまりエミッタ直下が実際上問題となるので、この部
分の低濃度層３の厚さを薄（すれば実効的なベース幅が
狭くなり空乏層走行時間が短なくなって、第１図に示し
たようにｆｌ−を大きくすることができる。しかし、エ
ミッタ直下以外は低濃度ｎり３の厚さを薄くしないので
、不純物濃度プロファイルが第３図（Ａ）および第３図
ＣＢ）に示すようになり、ＣＴｃの増加をきわめて少な
くすることができる。
第３図（Ａ）はエミッタ直下の不純物濃度プロファイル
、第３図（Ｂ）はそれ以外の部分の不純物濃度プロファ
イルを示し、図中の（、）はエミッタ領域、（ｂ）はベ
ース領域、（Ｃ）はコレクタ埋込み層、（ｄ）は突出領
域の各不純物濃度を表わす。エミッタ直下においては突
出領域のためにＣ１ｏが大となるか、その他の広い範囲
においては第３図（ｒ３）に示されるプロファイルとな
るので、全体としてはＣＴＣをほとんど増加させないよ
うにすることができる。
、第３図（Ｂ）はそれ以外の部分の不純物濃度プロファ
イルを示し、図中の（、）はエミッタ領域、（ｂ）はベ
ース領域、（Ｃ）はコレクタ埋込み層、（ｄ）は突出領
域の各不純物濃度を表わす。エミッタ直下においては突
出領域のためにＣ１ｏが大となるか、その他の広い範囲
においては第３図（ｒ３）に示されるプロファイルとな
るので、全体としてはＣＴＣをほとんど増加させないよ
うにすることができる。
第４図（Ａ）〜第４図（１４）はこの発明による半導体
装置の製造プロセスを示す工程図である。
装置の製造プロセスを示す工程図である。
先ず、Ｐ型のシリコン半導体基板１の表面を熱酸化後、
５ｉ０２膜２０の一部を除去してＮ＋型埋込み層２を拡
散形成する〔第４図（Δ）〕。次に、Ｐ＋型のチャンネ
ルストッパ１５を形成した後、基板１−の」二にＮ−型
のシリコン低濃度層：３をエピタキシャル成長させる〔
第４図（Ｂ）〕。その成長後、エピタキシャル層３の表
面を第二次酸化して５ｉ０２膜９を形成するとともに、
その」二にシリコンナイトライド（Ｓｉ３Ｎ４）膜２１
を堆積さぜ、その一部を除去する〔第４図（Ｃ）〕。次
いで、アイソレーション領域にアイソレーションのため
のシリコン酸化吸５および１．６を形成して、５ｉｊＮ
４膜２１を除去する〔第４図（１）））。次に、コレク
タコンタク１〜領域となるべきエピタキシャル層３にリ
シ（１）＋）イオンを打込みＮ＋型のコレクタコンタク
１〜領域４を形成した後〔第４図（ＩΣ）〕、第４図（
Ｆ）に示すように、デバイス表面にレジスト膜２２を塗
布する。次いで、エミッタコンタク１〜窓１−１−を開
口し、レジスト膜２２をマスクとして、数百ｋｅＶ〜数
ＭｅＶの高エネルギーでひ素（Δｓ ＋ ）イオンを打
込み、Ｎ型の突出領域８を埋込み層２の」二に形成する
〔第４図（Ｆ）〕。突出領域８の深さは主としてイオン
Ｊ’Ｊ込みのエネルギーによって規定でき、それをＮ１
型のコレクタ埋込みす１グ２の」二部に設定することが
できる。しかもまた、この突出領域８は、イオンの直進
性によりエミッタコンタク１へ窓１１の面積とほぼ同等
の面積の突出面を有することになる。突出領域８を形成
した後レジスｈ １Ｉ９ｊ ２２を除去してアニール外
感した後、エピタキシャル層３にボロン（Ｂ＋）イオン
を打込みアニール処理してベース領域６を形成する〔第
１Ｉ図（Ｇ）〕。この場合、開口１１があることにより
、ベース領域６のうち開口Ｊ−１の直下部分は他の部分
よりもわずかに深い接合どなる。次に、エミッタコンタ
ク１−窓１１に多結晶シリコン層１２を形成し、この多
結晶シリコン層１２を介してΔＳ＋イＡンを打込みアニ
ール処理してエミッタ領域７を形成する。多結晶シリコ
ン層１２はエミッタ領域７をシャロー化する上で、また
、エミッタ・ベース接合の耐熱性を向上する上で有効で
ある。エミッタ領域７に導入する不純物イオンどしては
、アンチモンイオンを利用することもてきる。
５ｉ０２膜２０の一部を除去してＮ＋型埋込み層２を拡
散形成する〔第４図（Δ）〕。次に、Ｐ＋型のチャンネ
ルストッパ１５を形成した後、基板１−の」二にＮ−型
のシリコン低濃度層：３をエピタキシャル成長させる〔
第４図（Ｂ）〕。その成長後、エピタキシャル層３の表
面を第二次酸化して５ｉ０２膜９を形成するとともに、
その」二にシリコンナイトライド（Ｓｉ３Ｎ４）膜２１
を堆積さぜ、その一部を除去する〔第４図（Ｃ）〕。次
いで、アイソレーション領域にアイソレーションのため
のシリコン酸化吸５および１．６を形成して、５ｉｊＮ
４膜２１を除去する〔第４図（１）））。次に、コレク
タコンタク１〜領域となるべきエピタキシャル層３にリ
シ（１）＋）イオンを打込みＮ＋型のコレクタコンタク
１〜領域４を形成した後〔第４図（ＩΣ）〕、第４図（
Ｆ）に示すように、デバイス表面にレジスト膜２２を塗
布する。次いで、エミッタコンタク１〜窓１−１−を開
口し、レジスト膜２２をマスクとして、数百ｋｅＶ〜数
ＭｅＶの高エネルギーでひ素（Δｓ ＋ ）イオンを打
込み、Ｎ型の突出領域８を埋込み層２の」二に形成する
〔第４図（Ｆ）〕。突出領域８の深さは主としてイオン
Ｊ’Ｊ込みのエネルギーによって規定でき、それをＮ１
型のコレクタ埋込みす１グ２の」二部に設定することが
できる。しかもまた、この突出領域８は、イオンの直進
性によりエミッタコンタク１へ窓１１の面積とほぼ同等
の面積の突出面を有することになる。突出領域８を形成
した後レジスｈ １Ｉ９ｊ ２２を除去してアニール外
感した後、エピタキシャル層３にボロン（Ｂ＋）イオン
を打込みアニール処理してベース領域６を形成する〔第
１Ｉ図（Ｇ）〕。この場合、開口１１があることにより
、ベース領域６のうち開口Ｊ−１の直下部分は他の部分
よりもわずかに深い接合どなる。次に、エミッタコンタ
ク１−窓１１に多結晶シリコン層１２を形成し、この多
結晶シリコン層１２を介してΔＳ＋イＡンを打込みアニ
ール処理してエミッタ領域７を形成する。多結晶シリコ
ン層１２はエミッタ領域７をシャロー化する上で、また
、エミッタ・ベース接合の耐熱性を向上する上で有効で
ある。エミッタ領域７に導入する不純物イオンどしては
、アンチモンイオンを利用することもてきる。
このあと、第２図に示すように、ＣＶ ｌ）法（化学気
相法）によって保護１膜１−３を形成した後、名コンタ
ク１へ窓１（：）、１１．、ｉ−４を形成し、配線（１
川示ぜず）をパターニングする。最後にファーｒナル保
護膜（図示せず）を堆積し完成する。
相法）によって保護１膜１−３を形成した後、名コンタ
ク１へ窓１（：）、１１．、ｉ−４を形成し、配線（１
川示ぜず）をパターニングする。最後にファーｒナル保
護膜（図示せず）を堆積し完成する。
［効果］
（１）エミッタ領域の直下のみに突出領域を形成してエ
ピタキシャル層の厚さを薄くしたので、Ｃ１Ｃをほとん
ど増加させずにｆｌを向」ニすることかで・きる。
ピタキシャル層の厚さを薄くしたので、Ｃ１Ｃをほとん
ど増加させずにｆｌを向」ニすることかで・きる。
（２）前記した第１図に示したとおり、従来てはＣｒｏ
とｆ工との両者を考慮してエピタキシャル層の厚さを定
めざるをえなかったが、突出領域を有することから、Ｃ
Ｔｏの面からエピタキシャルにりの厚さを定め、突出領
域によってｆ□を定めることができ、Ｃ１，、およびｆ
ｌの制御の白山度を増すことができる。
とｆ工との両者を考慮してエピタキシャル層の厚さを定
めざるをえなかったが、突出領域を有することから、Ｃ
Ｔｏの面からエピタキシャルにりの厚さを定め、突出領
域によってｆ□を定めることができ、Ｃ１，、およびｆ
ｌの制御の白山度を増すことができる。
（３）前記突出領域を形成するに際し、エミッタ形成用
の開口を通して不純物を導入しているので、突出領域を
エミッタ直下にセルファラインで形成することができる
。
の開口を通して不純物を導入しているので、突出領域を
エミッタ直下にセルファラインで形成することができる
。
以」二この発明を実施例に基づき具体的に説明したが、
この発明はに記実施例に限定されるもので（ｉなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。
この発明はに記実施例に限定されるもので（ｉなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。
［利用分野］
以−にの説明では主としてこの発明者によってなされた
発明をバイポーラ型の半導体集積回路に適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば高周波１〜ランジスタ、バイポーラメモリ、ある
いは同−Ｊ、１ｇ 、ＩＪｉｌにバイポーラ素−ｒ−と
ＣＭＯ８（コンプリメンタリ メタルオキザイトセミコ
ンダクタ）素子とを含むデバイスなどに応用することが
できる。
発明をバイポーラ型の半導体集積回路に適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば高周波１〜ランジスタ、バイポーラメモリ、ある
いは同−Ｊ、１ｇ 、ＩＪｉｌにバイポーラ素−ｒ−と
ＣＭＯ８（コンプリメンタリ メタルオキザイトセミコ
ンダクタ）素子とを含むデバイスなどに応用することが
できる。
第１図はＣ０゜およびｆ□のエピタキシャル層の厚さに
苅する関係を示す図、 第２図はこの発明による半導体装置の一実施例を示す購
成図、 第３図（Ａ）および第３１Δ（１３）は第２図の構成の
半導体装置の不純物濃度プロファイルを示す１ｚ１、第
４図（Ａ）〜第４図（１−１）はこの発明にょる′５１
６導体装置の製造方法を示す工程図である。 １・・・半導体基板、２・・・コレクタ埋込み層、３・
・・低濃度層、小・・コレクタコンタク１−領域、５．
１６・・・アイソレーション酸化膜、６・・・ベース領
域、７・・・エミッタ領域、８・・・突出−領域、９・
・・５ｉ０７酸化股、１ｏ・・・ペースコンツタ１〜窓
、１１・・・エミッタコンタク１〜窓、１２・・・多結
晶シリコン層、１３山保護膜、１４・・・コレクタコン
タク１へ窓、１５・・・ｐ＋型チャンネルストソ第 １
図 丁Ｃ’７’ｒＥｙル１．．ｉ、、− 第 ２［４ へ に面 から−三ＶＣ−〃り 穀命かうつミ訃（バ１ 第 ４ 図 （Ａ） ／ 第 ４ 図 （Ｂ） 第 ４ 図（Ｃン 第 ４ 図（Ｄ） 第 ４ 図 （Ｅ） 第 ４ 図 （Ｆ）
苅する関係を示す図、 第２図はこの発明による半導体装置の一実施例を示す購
成図、 第３図（Ａ）および第３１Δ（１３）は第２図の構成の
半導体装置の不純物濃度プロファイルを示す１ｚ１、第
４図（Ａ）〜第４図（１−１）はこの発明にょる′５１
６導体装置の製造方法を示す工程図である。 １・・・半導体基板、２・・・コレクタ埋込み層、３・
・・低濃度層、小・・コレクタコンタク１−領域、５．
１６・・・アイソレーション酸化膜、６・・・ベース領
域、７・・・エミッタ領域、８・・・突出−領域、９・
・・５ｉ０７酸化股、１ｏ・・・ペースコンツタ１〜窓
、１１・・・エミッタコンタク１〜窓、１２・・・多結
晶シリコン層、１３山保護膜、１４・・・コレクタコン
タク１へ窓、１５・・・ｐ＋型チャンネルストソ第 １
図 丁Ｃ’７’ｒＥｙル１．．ｉ、、− 第 ２［４ へ に面 から−三ＶＣ−〃り 穀命かうつミ訃（バ１ 第 ４ 図 （Ａ） ／ 第 ４ 図 （Ｂ） 第 ４ 図（Ｃン 第 ４ 図（Ｄ） 第 ４ 図 （Ｅ） 第 ４ 図 （Ｆ）
Claims (1)
- 【特許請求の範囲】 、１．半導体基板の一面にコレクタ埋込み層がありこの
埋込み層の上に前記埋込み層と同一導電型の低濃度層が
あり、前記低濃度層の上に低濃度層とは逆導電型のベー
ス領域があり、このベース領域の１部に低濃度層と同一
導電型のエミッタ領域が存在し、このエミッタ領域に対
向する前記埋込み層の上に突出する突出領域とを有し、
この突出領域は、前記エミッタ領域とほぼ同等の大きさ
で、かつ前記埋込み層と同一導電型であることを特徴と
する半導体装置。 ２、前記突出領域は、前記低濃度層と前記埋込み層との
間の不純物濃度を有する特許請求の範囲第１、項に記載
の半導体装置。 ：３．半導体基板のコレクタ埋込み層の上に、その理込
み層と同一導電型の低濃度層をエピタキシャル成長させ
その表面に酸化膜を形成した後、その酸化膜にエミッタ
コンタクト窓を形成し、この窓から前記低濃度層に不純
物イオンを導入することによって、前記エミッタコンタ
ク１へ窓に対向する前記埋込み層の上にその埋込み層と
同一導電型で前記低濃度層より高い不純物濃度を有する
突出領域を形成した後、前記低濃度層の」；にベース領
！或およびエミッタ領域を形成することを特徴とする半
導体装置の製造方法。 ４、前記不純物イオンの導入をイオン打込みによって行
ない、イオン打込みに際して前記酸化膜上にマスクとし
てレジスト膜を形成し、前記不純物イオンの打込み終了
後に前１ｄレジスト膜を除去する特許請求の範囲第３項
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192368A JPS6084872A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192368A JPS6084872A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084872A true JPS6084872A (ja) | 1985-05-14 |
Family
ID=16290118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192368A Pending JPS6084872A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084872A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108774A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | 半導体装置 |
| JPS63164462A (ja) * | 1986-12-26 | 1988-07-07 | Matsushita Electronics Corp | 半導体装置 |
| JPS63252476A (ja) * | 1987-04-09 | 1988-10-19 | Nec Corp | 半導体基板の製造方法 |
| JPS63289859A (ja) * | 1987-05-21 | 1988-11-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH01216573A (ja) * | 1988-02-25 | 1989-08-30 | Fujitsu Ltd | バイポーラ型半導体装置の製造方法 |
| JPH07169771A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
-
1983
- 1983-10-17 JP JP58192368A patent/JPS6084872A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108774A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | 半導体装置 |
| JPS63164462A (ja) * | 1986-12-26 | 1988-07-07 | Matsushita Electronics Corp | 半導体装置 |
| JPS63252476A (ja) * | 1987-04-09 | 1988-10-19 | Nec Corp | 半導体基板の製造方法 |
| JPS63289859A (ja) * | 1987-05-21 | 1988-11-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH01216573A (ja) * | 1988-02-25 | 1989-08-30 | Fujitsu Ltd | バイポーラ型半導体装置の製造方法 |
| JPH07169771A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4495010A (en) | Method for manufacturing fast bipolar transistors | |
| US4060427A (en) | Method of forming an integrated circuit region through the combination of ion implantation and diffusion steps | |
| JPS5836499B2 (ja) | ２層マスクを用いた半導体デバイスの製造方法 | |
| JPS6084872A (ja) | 半導体装置およびその製造方法 | |
| JP2546651B2 (ja) | バイポ−ラトランジスタの製造法 | |
| JPH01108772A (ja) | バイポーラトランジスタの製造方法 | |
| JPS6294924A (ja) | 半導体装置の製造方法 | |
| JPH0734469B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS59152665A (ja) | 半導体装置とその製造方法 | |
| JPS60211867A (ja) | 半導体装置及びその製造方法 | |
| JPH03198344A (ja) | 半導体装置およびこれを用いた光電変換装置 | |
| JPS605561A (ja) | 半導体装置の製造方法 | |
| JP2571449B2 (ja) | バイポーラｉｃの製造方法 | |
| JPH0132669B2 (ja) | ||
| JPS617664A (ja) | 半導体装置およびその製造方法 | |
| JPH0579186B2 (ja) | ||
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPH03204968A (ja) | 半導体装置の製造方法 | |
| JPS60149125A (ja) | 半導体基板への不純物添加方法 | |
| JPS61161762A (ja) | 半導体装置及びその製造方法 | |
| JPS5916330A (ja) | 半導体装置の製造方法 | |
| JPS61219169A (ja) | 半導体装置の製造方法 | |
| JPS5886768A (ja) | 半導体装置の製造方法 | |
| JPS6037761A (ja) | 半導体装置の製造方法 | |
| JPS6135713B2 (ja) |