JPS6065358A - キヤツシユ制御方式 - Google Patents
キヤツシユ制御方式Info
- Publication number
- JPS6065358A JPS6065358A JP58173792A JP17379283A JPS6065358A JP S6065358 A JPS6065358 A JP S6065358A JP 58173792 A JP58173792 A JP 58173792A JP 17379283 A JP17379283 A JP 17379283A JP S6065358 A JPS6065358 A JP S6065358A
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- JP
- Japan
- Prior art keywords
- resident area
- memory
- area
- address
- bits
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１，）発明の技術分野
木兄１３’Ｊ Ｃ１−： ＝Ｘ−ｙツシュメモリの中を
常駐領域と非鹿駐領吠とに分７１すし、しかも′、・δ
駐領域は主メモリと１対１に対しＩニさせることにより
ＴＡＧ情報をもだ１１ることなく、非常駐領域にのみ
ＴＡ（１情報をもたＬｊ’ ７’ｊギ一ヤツシユ制御方
式に関するものである。
常駐領域と非鹿駐領吠とに分７１すし、しかも′、・δ
駐領域は主メモリと１対１に対しＩニさせることにより
ＴＡＧ情報をもだ１１ることなく、非常駐領域にのみ
ＴＡ（１情報をもたＬｊ’ ７’ｊギ一ヤツシユ制御方
式に関するものである。
（２ン従来技術と問題点
従来、キャッシュメモリは主メモリに対して多用する命
令またはデータを保持しておき、主メモリに代シ直接高
速アクセスするｉ：ｊ、ｌｉ能をもつ。
令またはデータを保持しておき、主メモリに代シ直接高
速アクセスするｉ：ｊ、ｌｉ能をもつ。
キャッシュメモリはＴＡＧ情報を用いて主メモリとの間
でデータの授受が行なわれる。キャッシュメモリはマイ
クロ命令の使用形態から使用頻度の高いエリアは當にキ
ャッシュ上に１１□″１′かないと性能低下が大きくな
ってし貰う。従ってキャッシュメモリを常駐領゛域と非
常駐領域とに分割する必要が生じる。この場合、常駐領
域に対してはキャッシュメモリと主メモリを１対１に対
応させることにより、ＴＡＧ悄イ゛（４が不要となシ、
非常駐領域に対応する’Ｉ’ＡＧＪｊ７報のみとしてハ
ード」１ｔを減少させている。
でデータの授受が行なわれる。キャッシュメモリはマイ
クロ命令の使用形態から使用頻度の高いエリアは當にキ
ャッシュ上に１１□″１′かないと性能低下が大きくな
ってし貰う。従ってキャッシュメモリを常駐領゛域と非
常駐領域とに分割する必要が生じる。この場合、常駐領
域に対してはキャッシュメモリと主メモリを１対１に対
応させることにより、ＴＡＧ悄イ゛（４が不要となシ、
非常駐領域に対応する’Ｉ’ＡＧＪｊ７報のみとしてハ
ード」１ｔを減少させている。
しかしこの場合、主メモリからキャッシュメモリに初期
ロードが行なわれたか否かを判定する手段や、ある領域
を無効にしだい場合の手段が問題となる。これに対して
はＴＡＧ情報内に有効か無効かを示すバリッドピットを
設けることにより対処している。なお、常駐領域はＴＡ
Ｇ （’ｒｒ １１４をもたないから別途提案が行なわ
れている。しかし、ＴＡ（］情報中にバリッドピットを
もたせることなしに同等の臣能をＩ！Ｉることはハード
ウェア鼠を減少させる効、！１−がある。
ロードが行なわれたか否かを判定する手段や、ある領域
を無効にしだい場合の手段が問題となる。これに対して
はＴＡＧ情報内に有効か無効かを示すバリッドピットを
設けることにより対処している。なお、常駐領域はＴＡ
Ｇ （’ｒｒ １１４をもたないから別途提案が行なわ
れている。しかし、ＴＡ（］情報中にバリッドピットを
もたせることなしに同等の臣能をＩ！Ｉることはハード
ウェア鼠を減少させる効、！１−がある。
（３）発明の目的
木兄９ｔＪの目的ζ」１、キャッシュメモリ中を常駐領
１・１シと非常駐領域とに分割し、かつ’Ｉ’ＡＧ情報
を非常Ｑｌ−領１或に対応するもののみをもたせたキャ
ッシュ制御力式において、ＴＡＧ情報内にバリッドピッ
トを設けることなく、非常駐領域のある領域が有効かｆ
Ｈ（、ｒ、効かを容易に判定することのできるキャッシ
ュ制御方式を提供することでちる。
１・１シと非常駐領域とに分割し、かつ’Ｉ’ＡＧ情報
を非常Ｑｌ−領１或に対応するもののみをもたせたキャ
ッシュ制御力式において、ＴＡＧ情報内にバリッドピッ
トを設けることなく、非常駐領域のある領域が有効かｆ
Ｈ（、ｒ、効かを容易に判定することのできるキャッシ
ュ制御方式を提供することでちる。
（４）発明の（１“り成
前記目的介′、：Ｆ、ｉ成するため、本発明のキャッシ
ュ制い１１方式（」、キャッシュメモリの中を常駐領域
と非常月二領１或とに分割し、かつ常駐領域は主メモリ
と１ 交Ｊ １に対応させることによりＴＡＧ債報をも
たせることなく、非常駐領域にのみＴＡＧ情報をもたせ
た。ヤーヤツシュ制御方式において、非常駐領域に対応
するｉ”ＡＯ情報相中キャッシュメモリ中の非常駐領域
に対応するアドレス情報を解析することによって非常駐
領域の’Ｉ’ＡＧ情報の有効、熱動を１０定することを
特徴とするものである。
ュ制い１１方式（」、キャッシュメモリの中を常駐領域
と非常月二領１或とに分割し、かつ常駐領域は主メモリ
と１ 交Ｊ １に対応させることによりＴＡＧ債報をも
たせることなく、非常駐領域にのみＴＡＧ情報をもたせ
た。ヤーヤツシュ制御方式において、非常駐領域に対応
するｉ”ＡＯ情報相中キャッシュメモリ中の非常駐領域
に対応するアドレス情報を解析することによって非常駐
領域の’Ｉ’ＡＧ情報の有効、熱動を１０定することを
特徴とするものである。
（５）発明の実施例
ｔ８１図０、木兄１ｊｒＪの原理説ｔｙｊ図である。
同図は、キャッシュメモリ２における常駐領域２１と非
常駐領域２２の配分と、デーメを授受（ムーブイン／ム
ーブアウト）する主メモリ１の構成と、′１゛ＡＧ３の
４ｎ成を実例について示したものである。すなわち、キ
ャッシュメモリ２において、アドレス（ゴに１３−＃ｌ
：１５）二〇〇＋ｅ （’＃８−ＩＮ５ビットが１６進
表示でオール０を意味する）の時を常駐領域に対応させ
、（４１：８−ＩＮ５ ）’ｖＯＤｔ６の時を非常駐領
域に対応させ、かつ両領域の配分を等分とする。そして
、１６進表示で主メモリ１のアドレス”［］［ＪＯ［］
〜Ｆ Ｆ Ｆ Ｆ ”の６４１（バイト領域は、キャッ
シュメモリ２の常駐領域２１へ初期ロードされた後はム
ーブアウトされず常にキャッシュメモリ上に存在する。
常駐領域２２の配分と、デーメを授受（ムーブイン／ム
ーブアウト）する主メモリ１の構成と、′１゛ＡＧ３の
４ｎ成を実例について示したものである。すなわち、キ
ャッシュメモリ２において、アドレス（ゴに１３−＃ｌ
：１５）二〇〇＋ｅ （’＃８−ＩＮ５ビットが１６進
表示でオール０を意味する）の時を常駐領域に対応させ
、（４１：８−ＩＮ５ ）’ｖＯＤｔ６の時を非常駐領
域に対応させ、かつ両領域の配分を等分とする。そして
、１６進表示で主メモリ１のアドレス”［］［ＪＯ［］
〜Ｆ Ｆ Ｆ Ｆ ”の６４１（バイト領域は、キャッ
シュメモリ２の常駐領域２１へ初期ロードされた後はム
ーブアウトされず常にキャッシュメモリ上に存在する。
また主メモｖ、１のアトｌ／ ス１０００ｉ１−ＦＦＦ
ＦＦＦについては、従来のキャッシュ方式またはバッフ
ァ方式と同様に制η（１１され、非常駐領域２２で定義
される６４に〕（−ｆ ）の／１１ｉ’（，１・・番へ
名プローツク３２バイト単位でムーブイン／ムーブアウ
トされ、この１勺合主メモリ１とキーヤツシュメモリの
間でＴＡＧメモリ６の情報によυアドレスの確認が行な
われる。
ＦＦＦについては、従来のキャッシュ方式またはバッフ
ァ方式と同様に制η（１１され、非常駐領域２２で定義
される６４に〕（−ｆ ）の／１１ｉ’（，１・・番へ
名プローツク３２バイト単位でムーブイン／ムーブアウ
トされ、この１勺合主メモリ１とキーヤツシュメモリの
間でＴＡＧメモリ６の情報によυアドレスの確認が行な
われる。
ここで、従来１’ＡＧメモリろには、前述のように、’
１’ＡＧの有効か無効かを示す）；リッドピットを設け
、主メモリからキャッシュメモリ２に初期ロードが行な
わＪしたか否かを判定し、またあるブロックを無効にし
たいｆよ）汗に用いていたが、本発明では上ｈ１２のよ
うに、片ヤツシュメモリ２を常駐領域と非常Ｈｇｐｔ・
１゛（１成とに等分割したｆ１゛９成から？ｆｆられる
アドレスの四係を利用することによシ、このバリッドピ
ットを削除したものである。
１’ＡＧの有効か無効かを示す）；リッドピットを設け
、主メモリからキャッシュメモリ２に初期ロードが行な
わＪしたか否かを判定し、またあるブロックを無効にし
たいｆよ）汗に用いていたが、本発明では上ｈ１２のよ
うに、片ヤツシュメモリ２を常駐領域と非常Ｈｇｐｔ・
１゛（１成とに等分割したｆ１゛９成から？ｆｆられる
アドレスの四係を利用することによシ、このバリッドピ
ットを削除したものである。
）“なわら、非常駐領域ヘロードされる領域は常にアド
レス（’ｌ！８−＃Ｈ５）＝０１ｔｎ ＦＦ１ｓとなシ
、００１６は存在しない。そこで非常駐領域に対応する
ＴＡＧ１１ソ報中にｆＪＬ］＋ｉを除外したキャッシュ
メモリ中の非常駐’？１戦に対応する（４１：（３＃Ｈ
５）＝０１ｕ＋ ＦＦ＋ａの何れかをもだ、毬、アクセ
ス時のアドレスとの一致を検出することによりＸ ＴＡ
Ｇ ！’ｒ’ｆ 相中にノ（リッドピットを設けないで
も同等の効果をイ（Ｉるようにしたものである。
レス（’ｌ！８−＃Ｈ５）＝０１ｔｎ ＦＦ１ｓとなシ
、００１６は存在しない。そこで非常駐領域に対応する
ＴＡＧ１１ソ報中にｆＪＬ］＋ｉを除外したキャッシュ
メモリ中の非常駐’？１戦に対応する（４１：（３＃Ｈ
５）＝０１ｕ＋ ＦＦ＋ａの何れかをもだ、毬、アクセ
ス時のアドレスとの一致を検出することによりＸ ＴＡ
Ｇ ！’ｒ’ｆ 相中にノ（リッドピットを設けないで
も同等の効果をイ（Ｉるようにしたものである。
第２図は上述の原理に従う木兄ｊＪＪの実施例の４１・
１〕戊説明図である。
１〕戊説明図である。
同図において、キャッシュメモリ２は第１図で説明した
ように、常駐領域２１と非常駐領域２２とに等分割する
。ＴＡＧメモリ３はキャッシュメモリ２の非常駐領域２
２の各ブロックに対応するＴＡＧ情報としてキーヤツシ
ュメモリの非常駐領域のアドレス情報（＃８−＃１５
）を用意する。従来、これに加えて対応するブロックが
有効か無効かを示すバリッドピットを有したが、本発明
では除去する。なおＰ。。
ように、常駐領域２１と非常駐領域２２とに等分割する
。ＴＡＧメモリ３はキャッシュメモリ２の非常駐領域２
２の各ブロックに対応するＴＡＧ情報としてキーヤツシ
ュメモリの非常駐領域のアドレス情報（＃８−＃１５
）を用意する。従来、これに加えて対応するブロックが
有効か無効かを示すバリッドピットを有したが、本発明
では除去する。なおＰ。。
Ｐ、はパリディピットである。
これらのキャッシュメモリ２とＴＡＧ ３に対し、それ
ぞれアドレスレジスタ１０の」三位ピッ）（＃Ｌ８−＃
１５）と下位ピット（＃１６−＃２９）により同時にア
クセスする。すなわち、上位アドレス（４Ｌ８−１１１
５）を領域判定回路１１に入れ、”＝（ＤＯ）＋ｏ（ｔ
ｔ８〜＃１５がオール０）であれば常駐領域と判定し、
〜（Ｕ ＩＪ ） ＋６＜ｐ８〜１１１６がオール０で
ない）ならば非’ｒ：’ｒ Ｑ ａ”ｌ ”Ｑと”Ｉ’
Ｕ ′）’ｒｌする。そし−ｒ 下ｒｌｋ ７ トＬ／
ス（ｆｌ：１６＝Ｉ＋２９）の１４ピツトの頭に前者
に対し°υ″を付し↑す、１？に対し”ビを４ＸＪシて
１５ビツトとして、キャッシュメモリ２をアクセスする
。先υ「婁ピットにより、”１１”ならば上部の常駐領
域２１かも、”１”ならば−１部の非常駐／ｉｉｌ或２
２から所定の４バイトのリードフ゛−りを出力する。一
方、アドレスレジスタ１０からの必す°！、なアドレス
ビット（＃目６−ｌｌ：２６）をＴＡＧメモリ乙に入れ
、アクセスにより読出されたＴＡＧ（１部１号′１４内
のアドレス情報（＃ｔ８−宥゛１５〕がアドレスレジス
タの上（ｉ７’アドレス（＃ｌ：８−１ＮＳ ）と一致
すると、非？ｌｊ’ Ｉ！’Ｉ ’ｐ・ｉｌ、１２ｉ１
４２２のキャッシュの有効性が確詔される。
ぞれアドレスレジスタ１０の」三位ピッ）（＃Ｌ８−＃
１５）と下位ピット（＃１６−＃２９）により同時にア
クセスする。すなわち、上位アドレス（４Ｌ８−１１１
５）を領域判定回路１１に入れ、”＝（ＤＯ）＋ｏ（ｔ
ｔ８〜＃１５がオール０）であれば常駐領域と判定し、
〜（Ｕ ＩＪ ） ＋６＜ｐ８〜１１１６がオール０で
ない）ならば非’ｒ：’ｒ Ｑ ａ”ｌ ”Ｑと”Ｉ’
Ｕ ′）’ｒｌする。そし−ｒ 下ｒｌｋ ７ トＬ／
ス（ｆｌ：１６＝Ｉ＋２９）の１４ピツトの頭に前者
に対し°υ″を付し↑す、１？に対し”ビを４ＸＪシて
１５ビツトとして、キャッシュメモリ２をアクセスする
。先υ「婁ピットにより、”１１”ならば上部の常駐領
域２１かも、”１”ならば−１部の非常駐／ｉｉｌ或２
２から所定の４バイトのリードフ゛−りを出力する。一
方、アドレスレジスタ１０からの必す°！、なアドレス
ビット（＃目６−ｌｌ：２６）をＴＡＧメモリ乙に入れ
、アクセスにより読出されたＴＡＧ（１部１号′１４内
のアドレス情報（＃ｔ８−宥゛１５〕がアドレスレジス
タの上（ｉ７’アドレス（＃ｌ：８−１ＮＳ ）と一致
すると、非？ｌｊ’ Ｉ！’Ｉ ’ｐ・ｉｌ、１２ｉ１
４２２のキャッシュの有効性が確詔される。
そし°Ｃ１領域判定回路１１から（”ＯＯＪが検出され
ｋ ｌＩ：？ ＆Ｊ、非常駐領域２２のキャッシュはイ
ンバリツ＋”ｒを）ることを示す。
ｋ ｌＩ：？ ＆Ｊ、非常駐領域２２のキャッシュはイ
ンバリツ＋”ｒを）ることを示す。
（６）発明の効果
以上バ）ａ明したように、本発明によれば、キャッシュ
メモリの非常駐領域に対応するＴＡＧ情報中相中ャッシ
ュメモリ中の非常駐領域に対応するアドレス１７Ｔ報を
もだせ、アクセス峙のアドレスとＬ’Ａ（］情報中のア
ドレスとの一致を検出することにより、非常駐領域が有
効か無効かを’、ｒＡＧ ’ｌｉ’ｊ報中にノ相中ッド
ビットを設けることなく容易に判定できる。これにより
’、［”、ＡＧメモリ」１１−を有効に減少するのに役
立つものである。
メモリの非常駐領域に対応するＴＡＧ情報中相中ャッシ
ュメモリ中の非常駐領域に対応するアドレス１７Ｔ報を
もだせ、アクセス峙のアドレスとＬ’Ａ（］情報中のア
ドレスとの一致を検出することにより、非常駐領域が有
効か無効かを’、ｒＡＧ ’ｌｉ’ｊ報中にノ相中ッド
ビットを設けることなく容易に判定できる。これにより
’、［”、ＡＧメモリ」１１−を有効に減少するのに役
立つものである。
第１図は不発り］のλ９理説ｊ３＋’１図、２ｎ ２図
は本発明の実施１５’！ｌの］ｊケ成説明図であり、図
中、ｉｋｌ：主メモリ、２はキャッシュメモリ、２１は
常駐領域、２２は非常駐領域、ろはＴＡＧメモリ、６１
はブロック対応領域、１０はアドレスレジスタ、１１は
領域判定回路、１２ｔ」、比軟回路を示す。 １１１ｄ′「出川１人富士通ｆ１ζ式会社復代理人 弁
理士 １１ 坂 着 型 梁１図 第２図
は本発明の実施１５’！ｌの］ｊケ成説明図であり、図
中、ｉｋｌ：主メモリ、２はキャッシュメモリ、２１は
常駐領域、２２は非常駐領域、ろはＴＡＧメモリ、６１
はブロック対応領域、１０はアドレスレジスタ、１１は
領域判定回路、１２ｔ」、比軟回路を示す。 １１１ｄ′「出川１人富士通ｆ１ζ式会社復代理人 弁
理士 １１ 坂 着 型 梁１図 第２図
Claims (1)
- 【特許請求の範囲】 ｊｌ、：さＩＬ−ることにより’Ｉ’Ａ（１情報をもだ
せることなく、非′ホ駐（ｉ１’ｉ Ｊ哉にのみＴＡＧ
情報をもたせたキャッシュｉ１ｉ’Ｊ ｕ・１１方式に
卦いて、非常駐領域に対応するＴＡＧＡ相情報中′帛ル
ト領域に対応するアドレス情報を解析Ｊ−ることによっ
て、非常駐領域のＴＡＧ情報の有効。 無効を判定することを特徴とするキャッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173792A JPS6065358A (ja) | 1983-09-20 | 1983-09-20 | キヤツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173792A JPS6065358A (ja) | 1983-09-20 | 1983-09-20 | キヤツシユ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065358A true JPS6065358A (ja) | 1985-04-15 |
| JPH0514292B2 JPH0514292B2 (ja) | 1993-02-24 |
Family
ID=15967236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173792A Granted JPS6065358A (ja) | 1983-09-20 | 1983-09-20 | キヤツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065358A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559201A (en) * | 1978-06-30 | 1980-01-23 | Fujitsu Ltd | Buffer memory control system |
| JPS5619571A (en) * | 1979-07-23 | 1981-02-24 | Nec Corp | Buffer memory unit |
-
1983
- 1983-09-20 JP JP58173792A patent/JPS6065358A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559201A (en) * | 1978-06-30 | 1980-01-23 | Fujitsu Ltd | Buffer memory control system |
| JPS5619571A (en) * | 1979-07-23 | 1981-02-24 | Nec Corp | Buffer memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514292B2 (ja) | 1993-02-24 |
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