JPS6068724A - Ａ／ｄ・ｄ／ａ変換器 - Google Patents
Ａ／ｄ・ｄ／ａ変換器Info
- Publication number
- JPS6068724A JPS6068724A JP17631983A JP17631983A JPS6068724A JP S6068724 A JPS6068724 A JP S6068724A JP 17631983 A JP17631983 A JP 17631983A JP 17631983 A JP17631983 A JP 17631983A JP S6068724 A JPS6068724 A JP S6068724A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- data
- microcomputer
- address
- memory section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/02—Reversible analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、マイクロコンピュータ等に用いられてＡ／ｌ
）・Ｄ／Ａ変換器によるメモリ部のアドレス設定時の時
間的ロスを省くようにしたＡ／Ｄ・Ｄ／Ａ変換器拠関す
る。
）・Ｄ／Ａ変換器によるメモリ部のアドレス設定時の時
間的ロスを省くようにしたＡ／Ｄ・Ｄ／Ａ変換器拠関す
る。
マイクロコンピュータ等にあっては、Ｄ／Ａ変′変器換
器いて逐次比較形Ａ／Ｄ変換器を構成し、データメモリ
を備えてデータを記憶し、更に別途アドレスに蓄えられ
たデータをＤ／Ａ変換して出力するというように、１つ
のＤ／Ａ変換器をＡ／Ｄ変換とＤ／Ａ変換の両方の機能
を持たせて使うことがよくある。
器いて逐次比較形Ａ／Ｄ変換器を構成し、データメモリ
を備えてデータを記憶し、更に別途アドレスに蓄えられ
たデータをＤ／Ａ変換して出力するというように、１つ
のＤ／Ａ変換器をＡ／Ｄ変換とＤ／Ａ変換の両方の機能
を持たせて使うことがよくある。
この場合、ＷＲＩＴＥアドレスからＲＥＡＤアトＶスに
切り換えるには第１図に示すように切換え時間Ｍ１を必
要としていた。またビット数×Ｎは一定でＷＲＩＴＥア
ドレスとＲＥＡＤアドレスは同時に設定できない。
切り換えるには第１図に示すように切換え時間Ｍ１を必
要としていた。またビット数×Ｎは一定でＷＲＩＴＥア
ドレスとＲＥＡＤアドレスは同時に設定できない。
従って、この切換え時間Ｍ１がマイクロコンピュータの
処理能力に一定の限界を持たらすことになる。
処理能力に一定の限界を持たらすことになる。
本発明は、紙上の問題を鑑みてなされたもので、その目
的とするところは、マイクロコンピュータ等に使用され
るＡ／Ｄ −Ｄ／Ａ変換器の変換中に少しでも多くのデ
ータを処理するようにして、マイクロコンピュータ等の
データ処理の迅速化を図ったＡ／Ｄ −Ｄ／Ａ変換器を
提供するところにある。
的とするところは、マイクロコンピュータ等に使用され
るＡ／Ｄ −Ｄ／Ａ変換器の変換中に少しでも多くのデ
ータを処理するようにして、マイクロコンピュータ等の
データ処理の迅速化を図ったＡ／Ｄ −Ｄ／Ａ変換器を
提供するところにある。
上記目的を達成させるため、本発明は逐次比較形Ａ／Ｄ
変換器にそのＡ／Ｄ変換器によるＡ／Ｄ変換中一時的に
その変換信号を保持するレジスタを設け、そのレジスタ
の作動中はハモリ部に記憶されたデータを割り込ませる
ように形成し、ＷＲＩＴＥアドレスからＲＥＡＤアドレ
スに切り換わる間に一つのデータが挿入されることによ
り処理能力のアップと処理時間の迅速化をなし得るよう
にしたことを特徴とする。
変換器にそのＡ／Ｄ変換器によるＡ／Ｄ変換中一時的に
その変換信号を保持するレジスタを設け、そのレジスタ
の作動中はハモリ部に記憶されたデータを割り込ませる
ように形成し、ＷＲＩＴＥアドレスからＲＥＡＤアドレ
スに切り換わる間に一つのデータが挿入されることによ
り処理能力のアップと処理時間の迅速化をなし得るよう
にしたことを特徴とする。
以下、本発明の望ましい一実施例を図面に基づいて説明
する。
する。
第２図において、１はＤ／Ａ変換器で、２はコントロー
ルロジック回路６からの指令を受けアドレスに格納され
たディジタルデータを出力するメモリ部である。４は逐
次比較形レジスタ（ＳＡＲ）で入力されるアナログ信号
を逐次比較してディジタルデータとして出力し、その信
号を時分割するバッファー回路５を介してＤ／Ａ変換器
１に人力するようになっている。
ルロジック回路６からの指令を受けアドレスに格納され
たディジタルデータを出力するメモリ部である。４は逐
次比較形レジスタ（ＳＡＲ）で入力されるアナログ信号
を逐次比較してディジタルデータとして出力し、その信
号を時分割するバッファー回路５を介してＤ／Ａ変換器
１に人力するようになっている。
ここで従来の逐次比較形Ａ／Ｄ変換器の構成を説明する
。１０はコンバータ、４はＳＡＲ，１はＤ／Ａ変換器、
これらによる回路で入力アナログ信号をデジタル信号に
要換するようになっている。■４閏参照） 前２るＳＡＲ４には、ディジタルデータをＷＲＩＴＥア
ドレスに書き込みが終了すると一時的にその入力信号を
固定シ、、炉フ、その間その信号を退避させておく退避
用レジスタ６が設けられている。
。１０はコンバータ、４はＳＡＲ，１はＤ／Ａ変換器、
これらによる回路で入力アナログ信号をデジタル信号に
要換するようになっている。■４閏参照） 前２るＳＡＲ４には、ディジタルデータをＷＲＩＴＥア
ドレスに書き込みが終了すると一時的にその入力信号を
固定シ、、炉フ、その間その信号を退避させておく退避
用レジスタ６が設けられている。
この退避用レジスタ６は、第３図に示すようにＷＲＩＴ
ＥアドレスからＲＥＡＤアドレスに切り換えられる切り
換え時間Ｍ１時間ＳＡＲ４かもの信号を退避させるもの
で、その間既にメモリ部２に記憶された信号をメモリ部
２からＤ／Ａ変換によるデータとしてＤ／Ａ変換器１に
出力するようになっている。
ＥアドレスからＲＥＡＤアドレスに切り換えられる切り
換え時間Ｍ１時間ＳＡＲ４かもの信号を退避させるもの
で、その間既にメモリ部２に記憶された信号をメモリ部
２からＤ／Ａ変換によるデータとしてＤ／Ａ変換器１に
出力するようになっている。
なお、前記レジスタ６は破線部に設けてもよい。図中、
１１はスイッチでＤ／Ａ変換器１から実質的なアナログ
値を出力する際コントロールロジック回路５からの指令
により閉成するようになっている。
１１はスイッチでＤ／Ａ変換器１から実質的なアナログ
値を出力する際コントロールロジック回路５からの指令
により閉成するようになっている。
上記構成からなる本発明によれば第３図に示すように切
換え時間Ｍ１中に他のデータがＤ／Ａ変換器１に入力さ
れるので、例Ａり換′え時間Ｍ１が遊んでいることがな
くなり、かつ、出力されるデータ分図示しないコンピュ
ータ等の処理能力が高められ、総体的にコンピュータ等
の処理時間の迅速化が図られることとなる。
換え時間Ｍ１中に他のデータがＤ／Ａ変換器１に入力さ
れるので、例Ａり換′え時間Ｍ１が遊んでいることがな
くなり、かつ、出力されるデータ分図示しないコンピュ
ータ等の処理能力が高められ、総体的にコンピュータ等
の処理時間の迅速化が図られることとなる。
上述した構成より明白なように本発明によれば、Ａ／Ｄ
−Ｄ／Ａ変換器を使用するマイクロコンピュータ等の処
理能力が向上する上、総じて処理時間の迅速化が図られ
る等の効果を奏することになる。
−Ｄ／Ａ変換器を使用するマイクロコンピュータ等の処
理能力が向上する上、総じて処理時間の迅速化が図られ
る等の効果を奏することになる。
第１図は従来例を示すＡ／Ｄ −Ｄ／Ａ ｆ換状態図、
第２図は本発明の一実施例を示すブロック図、第５図は
本発明によるＡ／Ｄ −Ｄ／Ａ変換状態図で、第４図は
従来の逐次比較形Ａ／Ｄ変換器のブロック図である。 １・・・Ｄ／Ａ変換器、 ２・・・メモリ部４・・・逐
次比較形レジスタ ６・・・レジスタ（退避用レジスタ） 特許出願人 日本マランツ株式会社
第２図は本発明の一実施例を示すブロック図、第５図は
本発明によるＡ／Ｄ −Ｄ／Ａ変換状態図で、第４図は
従来の逐次比較形Ａ／Ｄ変換器のブロック図である。 １・・・Ｄ／Ａ変換器、 ２・・・メモリ部４・・・逐
次比較形レジスタ ６・・・レジスタ（退避用レジスタ） 特許出願人 日本マランツ株式会社
Claims (1)
- （１） Ｄ／Ａ変換器とディジタルデータを格納するメ
モリ部とを備え、時分割でＤ／Ａ変換器を、逐次比較形
Ａ／Ｄ変換器として働かせ、その結果を前記メモリに記
憶する一方、既に記憶されたデータを同一のＤ／Ａ変換
器を通して出力するＡ／Ｄ −Ｄ／Ａ変換器を有する回
路であって、前記逐次比較形Ａ／Ｄ変換器にそのスタの
作動中は前記メモリ部に記憶されたデータを割り適寸せ
るようにした、ん５・し％変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17631983A JPS6068724A (ja) | 1983-09-26 | 1983-09-26 | Ａ／ｄ・ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17631983A JPS6068724A (ja) | 1983-09-26 | 1983-09-26 | Ａ／ｄ・ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068724A true JPS6068724A (ja) | 1985-04-19 |
Family
ID=16011502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17631983A Pending JPS6068724A (ja) | 1983-09-26 | 1983-09-26 | Ａ／ｄ・ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068724A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183219A (ja) * | 1988-01-18 | 1989-07-21 | Nidek Co Ltd | 信号記憶回路 |
| JPH02159814A (ja) * | 1988-12-14 | 1990-06-20 | Hitachi Ltd | チョッパ型コンパレータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429960A (en) * | 1977-08-11 | 1979-03-06 | Fujitsu Ltd | Coding clock generator circuit |
| JPS5431266A (en) * | 1977-08-13 | 1979-03-08 | Fujitsu Ltd | Code decoder circuit |
-
1983
- 1983-09-26 JP JP17631983A patent/JPS6068724A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429960A (en) * | 1977-08-11 | 1979-03-06 | Fujitsu Ltd | Coding clock generator circuit |
| JPS5431266A (en) * | 1977-08-13 | 1979-03-08 | Fujitsu Ltd | Code decoder circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183219A (ja) * | 1988-01-18 | 1989-07-21 | Nidek Co Ltd | 信号記憶回路 |
| JPH02159814A (ja) * | 1988-12-14 | 1990-06-20 | Hitachi Ltd | チョッパ型コンパレータ |
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