JPS6074454A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6074454A JPS6074454A JP58181137A JP18113783A JPS6074454A JP S6074454 A JPS6074454 A JP S6074454A JP 58181137 A JP58181137 A JP 58181137A JP 18113783 A JP18113783 A JP 18113783A JP S6074454 A JPS6074454 A JP S6074454A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）１発明の技術分野
本発明は高耐圧、高速のＭＩＳ素子を有する半導体装置
の製造工程におりるフィールド酸化膜とチャンネル・ス
トップ領域の形成に関−セｒ畳）のこある。
の製造工程におりるフィールド酸化膜とチャンネル・ス
トップ領域の形成に関−セｒ畳）のこある。
（ｈ）、技術の１！ｉ′景
集積回路を構成するＭＩＳ素ヂ間の５３’ Ｆａｌｌ
６’、二１．Ａ’、 ｊｎ雷フィール１゛酸化膜とチャ
ンネル・スＬ ｙゾ領１・（が用いられ、いづれも隣接
する素子間（、＝設りイ゛、わている。隣接する２つの
素ｒのソースまたＬ；ｌ： ｌ’ １イン領域の分離部
分に近い方の領域と分！Ｔｉ１１部５）１を覆う絶縁膜
を介ξ２て導電膜が形成されているソコめ、分冊部分Ｇ
こ寄生のＭＩＳ翠了が構成される。
６’、二１．Ａ’、 ｊｎ雷フィール１゛酸化膜とチャ
ンネル・スＬ ｙゾ領１・（が用いられ、いづれも隣接
する素子間（、＝設りイ゛、わている。隣接する２つの
素ｒのソースまたＬ；ｌ： ｌ’ １イン領域の分離部
分に近い方の領域と分！Ｔｉ１１部５）１を覆う絶縁膜
を介ξ２て導電膜が形成されているソコめ、分冊部分Ｇ
こ寄生のＭＩＳ翠了が構成される。
フィー月利・酸化膜は膜を厚＜シ、こ寄Ｉ：１゛素ｒに
Ｉ） Ｌ、、きい値電圧を大きくし７て分離部分の導ｊ
１ｎを防＋１・し７、またチャンネル ストップ領域は
１と板と同型のｆ・鈍物を濃く導入されているため、’
？ｉ’Ｆ’ｌ’卑ｉ′のり一ト下のチャンネル形成をＩ
！Ｉｉ、 、ＩＪ：： Ｌ、、、（ｊｔっで４月）１１
部５３の導通を防止している。
Ｉ） Ｌ、、きい値電圧を大きくし７て分離部分の導ｊ
１ｎを防＋１・し７、またチャンネル ストップ領域は
１と板と同型のｆ・鈍物を濃く導入されているため、’
？ｉ’Ｆ’ｌ’卑ｉ′のり一ト下のチャンネル形成をＩ
！Ｉｉ、 、ＩＪ：： Ｌ、、、（ｊｔっで４月）１１
部５３の導通を防止している。
一１投メモリのＭＩＳ素子のフィ ル１ｍ化領ｌ・・（
とチャンネル・ストップ領１戎の配置を１−１，１弓′
ネルＭＯ３素７−にりいて第１図に示１．図は゛１′智
体基板の断面要部を示し、１し１ｐ型シリｌン（憤）基
板で、ｐ＋型 チャンネル・ストップ領域２は不純物と
してポロン・イオン（Ｂ＋）が注入されて、フィールド
酸化領域３の直下に、該領域と同じ面積で形成される。
とチャンネル・ストップ領１戎の配置を１−１，１弓′
ネルＭＯ３素７−にりいて第１図に示１．図は゛１′智
体基板の断面要部を示し、１し１ｐ型シリｌン（憤）基
板で、ｐ＋型 チャンネル・ストップ領域２は不純物と
してポロン・イオン（Ｂ＋）が注入されて、フィールド
酸化領域３の直下に、該領域と同じ面積で形成される。
またＭＯ３素子のソースまたはドレイン領域４はフィー
ル１゛酸化膜の境界迄不純物が導入されて形成されるた
め２，４の円領域は相接触し、従ってソースまたはドレ
インの耐圧は低く、接合容量が大きくなり、動作速度を
小さくしている。
ル１゛酸化膜の境界迄不純物が導入されて形成されるた
め２，４の円領域は相接触し、従ってソースまたはドレ
インの耐圧は低く、接合容量が大きくなり、動作速度を
小さくしている。
ＢＰ’−ＲＯＭ（消去可能なプロゲラ−７プル・リード
・オンリ・メモリ）のように高耐圧、高速動作が要求さ
れる場合はフィールド酸化？Ｉｌ′ｉ域の内側にチャン
ネル・ストップ領域を形成し、該領域と隣接する素子を
分離する必要がある。
・オンリ・メモリ）のように高耐圧、高速動作が要求さ
れる場合はフィールド酸化？Ｉｌ′ｉ域の内側にチャン
ネル・ストップ領域を形成し、該領域と隣接する素子を
分離する必要がある。
（Ｃ）、従来技術の問題点
高耐圧、高速素子のフィールｌ” ｒ＠化領領域チャン
ネル・ストップ領域を形成のため、従来はフィールド酸
化領域を画定するマスクとチャンネル・ストップ領域を
画定するマスクの２層のマスクを用い、２回のフメト・
プロセスにより円領域を形成し７ている。いま第２図に
よりｎ−チャンネルＮ４０Ｓ素子を例にとり工程順に説
明すで）と第２図（ａｌで１１はｐ型Ｓｉ基板、１２は
緩ｉチｊ膜とし、ての酸化シリコン（ＳｉＯ２）膜、１
３は耐酸化マスク膜としての窒化シリコン（Ｓｉ：＋
Ｎ＋ ）膜で該■１日、ｒフィール１酸化領域を画定す
るマスクを用いて窓あけを行った状態を図示する。つぎ
に第２１ツ１（ｂｌに４ンいてレジスト］４を全面塗布
し、チャンネル ストップ領域を画定するマスクを用い
て窓ｒｊ）’ｒＪを行い、不純物イオン■３＋を注入し
２こ千トン了ル ストップ領域１５を形成する。つぎに
第２図（Ｃ１ｔ；Ｉ、Ｌ・ジスＩ・１４を除去ｌ＆耐酸
化マスクＩｌ’ｌ Ｉ ：３をｌ−４りにしてフィール
ド酸化膜１６を形成し７だ状態をしめず。この場合２回
のフォト・ゾＩロ！スを経過−４るので、工程の安定化
η：産の高収率化の人うろ、工程の簡略化が要望され
る。またフイ 列用ｍ化Ｎｉ１５とチャンネル ストッ
プ領域の間Ｆ７Ｍ Ｌ；ｌ ／ソ、／）工程のパタニン
グ精度で制約をうり、３１ト導体装置の高密度化の面か
ら、該間隔を必要最小限に設定できるような改善がＩビ
・要となる。
ネル・ストップ領域を形成のため、従来はフィールド酸
化領域を画定するマスクとチャンネル・ストップ領域を
画定するマスクの２層のマスクを用い、２回のフメト・
プロセスにより円領域を形成し７ている。いま第２図に
よりｎ−チャンネルＮ４０Ｓ素子を例にとり工程順に説
明すで）と第２図（ａｌで１１はｐ型Ｓｉ基板、１２は
緩ｉチｊ膜とし、ての酸化シリコン（ＳｉＯ２）膜、１
３は耐酸化マスク膜としての窒化シリコン（Ｓｉ：＋
Ｎ＋ ）膜で該■１日、ｒフィール１酸化領域を画定す
るマスクを用いて窓あけを行った状態を図示する。つぎ
に第２１ツ１（ｂｌに４ンいてレジスト］４を全面塗布
し、チャンネル ストップ領域を画定するマスクを用い
て窓ｒｊ）’ｒＪを行い、不純物イオン■３＋を注入し
２こ千トン了ル ストップ領域１５を形成する。つぎに
第２図（Ｃ１ｔ；Ｉ、Ｌ・ジスＩ・１４を除去ｌ＆耐酸
化マスクＩｌ’ｌ Ｉ ：３をｌ−４りにしてフィール
ド酸化膜１６を形成し７だ状態をしめず。この場合２回
のフォト・ゾＩロ！スを経過−４るので、工程の安定化
η：産の高収率化の人うろ、工程の簡略化が要望され
る。またフイ 列用ｍ化Ｎｉ１５とチャンネル ストッ
プ領域の間Ｆ７Ｍ Ｌ；ｌ ／ソ、／）工程のパタニン
グ精度で制約をうり、３１ト導体装置の高密度化の面か
ら、該間隔を必要最小限に設定できるような改善がＩビ
・要となる。
（ｄ）９発明の目的
本発明の目的は従来技術の有する上記の、欠点を除去し
、フィールド酸化領域とチャンネル・ストップ領域の形
成を１層の一マスクを用いて１回のりツクラフイエ程で
行い、かつ従来より高密度化の可能な製造方法を提供す
ることを目的とするものである。
、フィールド酸化領域とチャンネル・ストップ領域の形
成を１層の一マスクを用いて１回のりツクラフイエ程で
行い、かつ従来より高密度化の可能な製造方法を提供す
ることを目的とするものである。
（ｅ）１発明の構成
本発明による半導体装置の製造方法は、半導体塞板−１
−に順次緩衝１１ｒＡと１ｌｉｉ４酸化マスク１漢を被
着し、第１のレジストを用いリソグラフィ工程により耐
酸化マスク膜にフィールド醇化領域を画定する窓をあり
る工程と、第１のレジストを除ノモし７ないでその上に
第２のレジストを全面塗布する上程と、随意の開１」部
に所期の厚さの第２のレジストを残して、該窓内の級侑
膜が露出する迄第２乃至第１のレジストを除去する工程
と、該窓内に露出Ｕ７た開口部に不純物を導入し°ζチ
ャンネル・ス１ノブ領域を形成する工程と、該窓内にフ
ィール１−酸化領域を形成する工程を自することを特徴
とするものである。
−に順次緩衝１１ｒＡと１ｌｉｉ４酸化マスク１漢を被
着し、第１のレジストを用いリソグラフィ工程により耐
酸化マスク膜にフィールド醇化領域を画定する窓をあり
る工程と、第１のレジストを除ノモし７ないでその上に
第２のレジストを全面塗布する上程と、随意の開１」部
に所期の厚さの第２のレジストを残して、該窓内の級侑
膜が露出する迄第２乃至第１のレジストを除去する工程
と、該窓内に露出Ｕ７た開口部に不純物を導入し°ζチ
ャンネル・ス１ノブ領域を形成する工程と、該窓内にフ
ィール１−酸化領域を形成する工程を自することを特徴
とするものである。
本発明によれば１層のマスクを用いて、１回のりソグラ
フィ］−程で、フィールＦ−Ｍ出頭１八と千ｌン不ル・
ストップ領域が形成され、し、７かもすトソネル・スト
ップ領域はレジスト１’Ａ Ｉ￥の調整と自己位置合わ
せ効果に、１、す、高積度６、二画定ごきイ）。２層の
マスクを使用する従来の方θ、４．二、Ｉ、ると、バ〃
ニング精度は現状のフ」１ プＩＩむ−′、技術ζＩＩ
、１１ｐｍ程度であるが、Ｌ・シストのＩ９９層度（，
１イ、こ」１桁小さくできる。
フィ］−程で、フィールＦ−Ｍ出頭１八と千ｌン不ル・
ストップ領域が形成され、し、７かもすトソネル・スト
ップ領域はレジスト１’Ａ Ｉ￥の調整と自己位置合わ
せ効果に、１、す、高積度６、二画定ごきイ）。２層の
マスクを使用する従来の方θ、４．二、Ｉ、ると、バ〃
ニング精度は現状のフ」１ プＩＩむ−′、技術ζＩＩ
、１１ｐｍ程度であるが、Ｌ・シストのＩ９９層度（，
１イ、こ」１桁小さくできる。
（ｅ）１発明の実施例
本発明の実施例をｎ−チャンネルＭＯ３卑ｉ’６．ニ一
つい“（第３１１＋で１−程力１ｎに従、っ゛ζａダｉ
明′４る。第３図（ａｌにおいて、まづｐ型基板２１の
−１−に、順次緩ｔｒｉ膜としての５ｉ０２膜２２を５
０（）人、耐酸化−ｌスク膜としこの５ｉ３Ｎａ膜２３
を２ ＋１ （１０人稈１す被着し、フィールド酸化領
域を画定−・Ｎ′、、−７スイ７を用い、通常のパタニ
ングによりＳｉ：＋ Ｎ４１脱に該領１・・（形成用の
窓をありる。ごごで緩山膜はＳｉ貼（尺と５１３Ｎ４映
の間に介在さ−Ｕスｌ Ｌ・スの♀’］ＩＩに没〜′ｆ
人：せるものである。２４はパタニングに使用された第
１のレジストを示し、膜厚は１μｍ程度でよい。
つい“（第３１１＋で１−程力１ｎに従、っ゛ζａダｉ
明′４る。第３図（ａｌにおいて、まづｐ型基板２１の
−１−に、順次緩ｔｒｉ膜としての５ｉ０２膜２２を５
０（）人、耐酸化−ｌスク膜としこの５ｉ３Ｎａ膜２３
を２ ＋１ （１０人稈１す被着し、フィールド酸化領
域を画定−・Ｎ′、、−７スイ７を用い、通常のパタニ
ングによりＳｉ：＋ Ｎ４１脱に該領１・・（形成用の
窓をありる。ごごで緩山膜はＳｉ貼（尺と５１３Ｎ４映
の間に介在さ−Ｕスｌ Ｌ・スの♀’］ＩＩに没〜′ｆ
人：せるものである。２４はパタニングに使用された第
１のレジストを示し、膜厚は１μｍ程度でよい。
つぎに第３図（ｂｌにおいて、第１のレジスト膜はその
まま残して基板全面にわたって第２のレジスト２５を塗
布する。窓側面のレジスト厚さが０．５〜２ｆｔｍ程度
の範囲で所望の値に選ぶ。つきに第３図ｆｃ］において
、リアクティブ・イオン・エッチ等により異方性エッチ
を行い、第２乃至第１のレジスト除去を５ｉ０２膜が露
出する迄行う。第２のレジスト２５によりＳｉ３ Ｎ４
膜の窓の内側に新しくできた開口部にＢ＋イオンの１１
込みを１にないｐ１型のチャンネル・ストップ領域２６
を形成する。
まま残して基板全面にわたって第２のレジスト２５を塗
布する。窓側面のレジスト厚さが０．５〜２ｆｔｍ程度
の範囲で所望の値に選ぶ。つきに第３図ｆｃ］において
、リアクティブ・イオン・エッチ等により異方性エッチ
を行い、第２乃至第１のレジスト除去を５ｉ０２膜が露
出する迄行う。第２のレジスト２５によりＳｉ３ Ｎ４
膜の窓の内側に新しくできた開口部にＢ＋イオンの１１
込みを１にないｐ１型のチャンネル・ストップ領域２６
を形成する。
つぎに第３図（ｄｌにおいて、レジストを除去り、 Ｓ
ｉ ３Ｎ４膜をマスクにしてフィールド酸化を行う。
ｉ ３Ｎ４膜をマスクにしてフィールド酸化を行う。
２７は形成されたフィールド酸化膜を示す。
本発明の実施例はｎ−チャンネルＭＯ５素子について述
べたが基板を他の半導体に、５ｉ０２膜を弛の緩衝膜に
、チャンネル・ストップ領域形成のために導入する不純
物Ｂ＋を他の不純物に変更しても本発明は適用可能であ
る。
べたが基板を他の半導体に、５ｉ０２膜を弛の緩衝膜に
、チャンネル・ストップ領域形成のために導入する不純
物Ｂ＋を他の不純物に変更しても本発明は適用可能であ
る。
（ｆ）１発明の効果
以上詳細に説明した柱に本発明によれば、二′イールド
酸化領域形成とその内側にチャンネル・ソ、トップ領域
形成を１闇のマスクＬ、Ｚ 、１、す１回４’、Ｉ）す
゛タグラフイ上程で可能となり、１′稈の簡略化がζき
る。また円領域の間隔を従来方法に、ｌ、る１ふ１合、
１、り小さく制御可能となり、半導体装置のｉ？’ｔｉ
τ・１７度化（、二寄与できるようになる。
酸化領域形成とその内側にチャンネル・ソ、トップ領域
形成を１闇のマスクＬ、Ｚ 、１、す１回４’、Ｉ）す
゛タグラフイ上程で可能となり、１′稈の簡略化がζき
る。また円領域の間隔を従来方法に、ｌ、る１ふ１合、
１、り小さく制御可能となり、半導体装置のｉ？’ｔｉ
τ・１７度化（、二寄与できるようになる。
第１図はチャンネル・ストップ領１喫とソー：’、 ｉ
ｔ’たはトレインｆｉ域が接触している場合の１１１１
面図、第２図と第３図は円領域がう） Ｍｌｔ Ｌ７こ
い・乙場合で第２図は従来の製造工程を示すｌＪｉ面図
、第３目Ｇ、１／１発明の製造」程を示す断面図ごｉち
る。 ｒＪ１４ｊ、ｌいて、１、ＩＬ２］はＳｉ基板、
１２．２２はＳ ＋ ０２脳、＋３．２３はＳｉ３ Ｎ
４膜、１４．２４，２５Ｌ・ジスト１２ 、 Ｉ ５
、２〔ｉ ｌ、１．’ ”ｆ−１ンネル・ス１ノゾ領域
、３．１６，２７ε、１ソイ ル１１ｊ（出頭Ｊ戊、４
はソースまたはトレーｆン１ｊ１Ｊｅシ全小（ｌ。 壽 １図 洋２図 ５ ＩＳ ／６ 算 ３図 β“
ｔ’たはトレインｆｉ域が接触している場合の１１１１
面図、第２図と第３図は円領域がう） Ｍｌｔ Ｌ７こ
い・乙場合で第２図は従来の製造工程を示すｌＪｉ面図
、第３目Ｇ、１／１発明の製造」程を示す断面図ごｉち
る。 ｒＪ１４ｊ、ｌいて、１、ＩＬ２］はＳｉ基板、
１２．２２はＳ ＋ ０２脳、＋３．２３はＳｉ３ Ｎ
４膜、１４．２４，２５Ｌ・ジスト１２ 、 Ｉ ５
、２〔ｉ ｌ、１．’ ”ｆ−１ンネル・ス１ノゾ領域
、３．１６，２７ε、１ソイ ル１１ｊ（出頭Ｊ戊、４
はソースまたはトレーｆン１ｊ１Ｊｅシ全小（ｌ。 壽 １図 洋２図 ５ ＩＳ ／６ 算 ３図 β“
Claims (1)
- 半導体基板上に順次暖ｉチｉ膜と耐酸化マスク膜を被着
し、第１のレジストを用いリソグラフィ工程により耐酸
化マスク膜にフィールド酸化領域を画定する窓をありる
に程と、第１のレジス（−を除去しないでその上に第２
のレジストを全面塗布する工程と、随意の開口部に所期
の厚さの第２のレジストを残して、該窓内の緩衝膜が露
出する迄第２乃至第１のレジストを除去する工程と、該
窓内に露出した開ｌ」部に不純物を導入してチャンぶル
・ストップ領域を形成する工程と、該窓内にフィールド
酸化領域を形成する工程を有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181137A JPS6074454A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181137A JPS6074454A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074454A true JPS6074454A (ja) | 1985-04-26 |
Family
ID=16095527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181137A Pending JPS6074454A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074454A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029733A1 (en) * | 1995-03-21 | 1996-09-26 | Peregrine Semiconductor Corp. | Self-aligned edge control in silicon on insulator |
| JPH09293777A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体装置及びその製造方法 |
| KR20220061994A (ko) | 2019-09-12 | 2022-05-13 | 칸토 덴카 코교 가부시키가이샤 | =cf2 혹은 =chf 의 구조를 가지는 플루오로올레핀의 정제 방법, 그리고 고순도 플루오로올레핀 및 그 제조 방법 |
-
1983
- 1983-09-29 JP JP58181137A patent/JPS6074454A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5863823A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Semiconductor Corporation | Self-aligned edge control in silicon on insulator |
| WO1996029733A1 (en) * | 1995-03-21 | 1996-09-26 | Peregrine Semiconductor Corp. | Self-aligned edge control in silicon on insulator |
| JPH09293777A (ja) * | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6127708A (en) * | 1996-04-25 | 2000-10-03 | Nec Corporation | Semiconductor device having an intervening region between channel stopper and diffusion region |
| KR20220061994A (ko) | 2019-09-12 | 2022-05-13 | 칸토 덴카 코교 가부시키가이샤 | =cf2 혹은 =chf 의 구조를 가지는 플루오로올레핀의 정제 방법, 그리고 고순도 플루오로올레핀 및 그 제조 방법 |
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