JPS6076169A - 絶縁ゲイト型半導体装置 - Google Patents
絶縁ゲイト型半導体装置Info
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- JPS6076169A JPS6076169A JP58184606A JP18460683A JPS6076169A JP S6076169 A JPS6076169 A JP S6076169A JP 58184606 A JP58184606 A JP 58184606A JP 18460683 A JP18460683 A JP 18460683A JP S6076169 A JPS6076169 A JP S6076169A
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- electrode
- semiconductor device
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- insulator
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は基板上の非単結晶半導体を用いた縦チャネル型
の積層型の絶縁ゲイト型半導体装置(以下IGFという
)に関する。
の積層型の絶縁ゲイト型半導体装置(以下IGFという
)に関する。
本発明はこのIGFに対し、ゲイト電極を少なくとも3
層に積層させた積層体の側周辺に設けられたチャネル形
成領域を構成する非単結晶半導体上に設け、さらにこの
ゲイト電極の上端部を積層された半導体上方に延在する
ことなく設け、より高い周波数動作をさせることを目的
とする。
層に積層させた積層体の側周辺に設けられたチャネル形
成領域を構成する非単結晶半導体上に設け、さらにこの
ゲイト電極の上端部を積層された半導体上方に延在する
ことなく設け、より高い周波数動作をさせることを目的
とする。
この発明は3層に積層された積層体の2つの側周辺にさ
らにチャネルを形成する非単結晶半導体を設け、この半
導体を用いて2つのIGFを作製することにより、イン
パーク等の回路素子を高集積化して設げることを目的と
している。
らにチャネルを形成する非単結晶半導体を設け、この半
導体を用いて2つのIGFを作製することにより、イン
パーク等の回路素子を高集積化して設げることを目的と
している。
本発明は基板上の積層型のIGI’のソースまたはドレ
インに連結してキャパシタを有ゼしめた複合半導体装置
に関する。
インに連結してキャパシタを有ゼしめた複合半導体装置
に関する。
本発明はかかる複合半導体装置を7トリンクス構造に基
板上に設け、液晶表示型のディスプレイ装置を設けるこ
とを特徴としている。
板上に設け、液晶表示型のディスプレイ装置を設けるこ
とを特徴としている。
平面型の固体表示装置を設ける場合、平行な透光性基板
例えばガラス、プラスチック板肉に一対の電極を設けて
この電極間に液晶を注入した液晶表示装置が知られてい
る。しかしこの場合、この表示部の絵素数は20〜20
0までが限界であり、それ以上とする場合はこの表示部
より外に取り出す端子が絵素の数だけ必要となってしま
うため、まったく実用に供することができなかった。
例えばガラス、プラスチック板肉に一対の電極を設けて
この電極間に液晶を注入した液晶表示装置が知られてい
る。しかしこの場合、この表示部の絵素数は20〜20
0までが限界であり、それ以上とする場合はこの表示部
より外に取り出す端子が絵素の数だけ必要となってしま
うため、まったく実用に供することができなかった。
このためこの表示部を複数の絵素とし、それをマトリッ
クス構成させ、任意の絵素をその周辺部に設置)られた
デコーダ、ドライバの論理回路により制御し°ζオンま
たはオフ状態にするには、その絵素に対応したIGFお
よびインバータ、抵抗等を同一プロセス、同一構造で作
ることを必要としていた。そしてこのIGFに制御信号
を与えて、それに対応した絵素をオンまたはオフさせた
ものである。
クス構成させ、任意の絵素をその周辺部に設置)られた
デコーダ、ドライバの論理回路により制御し°ζオンま
たはオフ状態にするには、その絵素に対応したIGFお
よびインバータ、抵抗等を同一プロセス、同一構造で作
ることを必要としていた。そしてこのIGFに制御信号
を与えて、それに対応した絵素をオンまたはオフさせた
ものである。
この液晶表示またはエレクトロクロミック表示素子はそ
の等何回路としてキャパシタ(以下Cという)にて示す
ことができる。このためIGFとCとを例えば2×2の
マトリックス構成(40)せしめたものを第1図(A>
に示す。
の等何回路としてキャパシタ(以下Cという)にて示す
ことができる。このためIGFとCとを例えば2×2の
マトリックス構成(40)せしめたものを第1図(A>
に示す。
第り図<A)において、マトリ・ノクス(40)の1個
の番地は1個のIGF (10)と1個のC(31)に
より1個の絵素を構成させている。これを打器こ(51
)、<52)としてピント線に連結し、他方、ゲイトを
連結して列(41)、(42> (ワード)を設けたも
のである。
の番地は1個のIGF (10)と1個のC(31)に
より1個の絵素を構成させている。これを打器こ(51
)、<52)としてピント線に連結し、他方、ゲイトを
連結して列(41)、(42> (ワード)を設けたも
のである。
すると、例えば(51>、< 41 >を「1」とし、
(52)、(42)を10」とすると、IGF (10
)はオンとなり、IGF (10’>等の他のIGI’
はオフとなる。そして(2,1)番地のみを選択してオ
ンとし、電気的にC’:31)として等何泊に示される
表示部を選択的にオン状態にすることができる。
(52)、(42)を10」とすると、IGF (10
)はオンとなり、IGF (10’>等の他のIGI’
はオフとなる。そして(2,1)番地のみを選択してオ
ンとし、電気的にC’:31)として等何泊に示される
表示部を選択的にオン状態にすることができる。
本発明はこのマトリックス構成されたIGFを対称形と
せしめて、表示部以外のIGF配線に必要な面積を少な
くさせたことを特長としている。さらに縦チャネル型と
することにより、第4の半導体であるチャネル形成領域
を構成する半導体は水素または弗素が添加された珪素を
主成分とする珪素、ゲルマニュームの非単結晶半導体を
用いている。
せしめて、表示部以外のIGF配線に必要な面積を少な
くさせたことを特長としている。さらに縦チャネル型と
することにより、第4の半導体であるチャネル形成領域
を構成する半導体は水素または弗素が添加された珪素を
主成分とする珪素、ゲルマニュームの非単結晶半導体を
用いている。
さらにキャリア移動度が小さいという欠点を有するため
、第2の半導体または絶縁体の膜JVを1μまたはそれ
以下として短チャネル長とした。その結果、10MII
z以上のカットオフ周波数を有ゼしめることができた。
、第2の半導体または絶縁体の膜JVを1μまたはそれ
以下として短チャネル長とした。その結果、10MII
z以上のカットオフ周波数を有ゼしめることができた。
本発明は第1図(B )、(C)、< D )に示すご
とく、同一基板上にデコーダ、ドライバを構成せしめる
ため、他の絶縁ゲイト型半導体装置(lO)および他の
インバータ(60入抵抗(70)を同一基板上に設ける
ことを目的としている。
とく、同一基板上にデコーダ、ドライバを構成せしめる
ため、他の絶縁ゲイト型半導体装置(lO)および他の
インバータ(60入抵抗(70)を同一基板上に設ける
ことを目的としている。
かくすることにより、本発明をその設計仕様に基づいて
組み合わ−Uることにより、ブラウン管に代わる平面テ
レビ用の固体表示装置を作ることができた。
組み合わ−Uることにより、ブラウン管に代わる平面テ
レビ用の固体表示装置を作ることができた。
第2図は本発明の積層型IGFの縦…i面図およびその
製造工程を示したものである。この図面は一つのIGP
を作製する製造例を示すが、同一基板に複数ケ作る場合
もまったく同様である。
製造工程を示したものである。この図面は一つのIGP
を作製する製造例を示すが、同一基板に複数ケ作る場合
もまったく同様である。
図面において、絶縁基板例えば石英ガラスまたはボウ珪
酸ガラス基板上に第1の導電膜(2〉く以下Elという
)を下側電極、リードとして設けた。
酸ガラス基板上に第1の導電膜(2〉く以下Elという
)を下側電極、リードとして設けた。
この実施例では酸化スズを主成分とする透光性導電膜を
0.2μの厚さに形成している。これに選択エッチ■を
施した。さらにこの上面にPまたはN型の導電型を有す
る第1の非単結晶半導体(2)(以下単に31という)
を1000〜3000人、第2の半導体または絶縁体(
4)(以下単にS2という><0.3〜3μ)、第1の
半導体と同一導電型を有する第3の半導体(5)く以下
単にS3というXo、1〜0.5μ)を積層して積層体
くスクソク即ちSという)を設けた。この積層によりN
IN、PIP構造(■は絶縁体または真性半導体)を有
せしめた。
0.2μの厚さに形成している。これに選択エッチ■を
施した。さらにこの上面にPまたはN型の導電型を有す
る第1の非単結晶半導体(2)(以下単に31という)
を1000〜3000人、第2の半導体または絶縁体(
4)(以下単にS2という><0.3〜3μ)、第1の
半導体と同一導電型を有する第3の半導体(5)く以下
単にS3というXo、1〜0.5μ)を積層して積層体
くスクソク即ちSという)を設けた。この積層によりN
IN、PIP構造(■は絶縁体または真性半導体)を有
せしめた。
図面においては上面にITO(酸化インジューム・71
.ズ)、 MoSi、山SIL 1 WSII I W
+ TI + Mo等の耐熱性金属導体(6)をココで
はTi Siを11 CV D法により0.2μの厚さ
に積層した。さらに積層体をさらに厚く作るため、予め
LP CVD法(減圧気相法)、 PCVD法または光
CVD法により0.3〜1μの厚さに酸化珪素膜(7)
を形成しておいてもよい。pcvo法の場合は町0とS
+Il+との反応を250℃で行わしめて作刺した。
.ズ)、 MoSi、山SIL 1 WSII I W
+ TI + Mo等の耐熱性金属導体(6)をココで
はTi Siを11 CV D法により0.2μの厚さ
に積層した。さらに積層体をさらに厚く作るため、予め
LP CVD法(減圧気相法)、 PCVD法または光
CVD法により0.3〜1μの厚さに酸化珪素膜(7)
を形成しておいてもよい。pcvo法の場合は町0とS
+Il+との反応を250℃で行わしめて作刺した。
このN、11をNfNまたば酎1)としてN”NINN
”、Il”r’IPI”(Iは絶縁体または真性半導体
)としてPまたばNと電極との接触抵抗を下げるごとは
イ1リノであった。
”、Il”r’IPI”(Iは絶縁体または真性半導体
)としてPまたばNと電極との接触抵抗を下げるごとは
イ1リノであった。
さらに第2図(B)において、マスク■を用い°ζ選択
エツチング法により絶縁膜(7)を除去し、さらに5i
Oc膜(7)をマスクとしてその下の導体(G )、
S3. S2およびSlを除去し、残った積層体を互い
に概略同一形状に形成した。すべて同一マスクでプラズ
マ気相エッチ例えばIIF気体またはCI+十0の混合
気体を用い、0.1〜0.5torr 30hとしてエ
ッチ速度500 人/分とした。
エツチング法により絶縁膜(7)を除去し、さらに5i
Oc膜(7)をマスクとしてその下の導体(G )、
S3. S2およびSlを除去し、残った積層体を互い
に概略同一形状に形成した。すべて同一マスクでプラズ
マ気相エッチ例えばIIF気体またはCI+十0の混合
気体を用い、0.1〜0.5torr 30hとしてエ
ッチ速度500 人/分とした。
この後、これら積層体Sl (13)、S2 (14)
、S3 (15)。
、S3 (15)。
導体(23)、絶縁体(24)を覆ってチ、t−ネル形
成領域を構成する真性またはIIまたはN型の非単結晶
半導体を第4の半導体として積層さセた。この第4の半
導体は、基板上にシランのグロー放電法(PCVD法、
光cvo法、LT’ CVD法(11080CVD法と
もいう))を利用して室温〜500℃の温度例えばpc
VD法における250℃、0−1 torr + 30
11 + 13 、5(+tlllzの条件下にて設け
たもので、非晶質(アモルファス) 。
成領域を構成する真性またはIIまたはN型の非単結晶
半導体を第4の半導体として積層さセた。この第4の半
導体は、基板上にシランのグロー放電法(PCVD法、
光cvo法、LT’ CVD法(11080CVD法と
もいう))を利用して室温〜500℃の温度例えばpc
VD法における250℃、0−1 torr + 30
11 + 13 、5(+tlllzの条件下にて設け
たもので、非晶質(アモルファス) 。
または半非晶質(セミアモルファス)または多結晶構造
の非単結晶珪素半導体を用いている。本発明においては
アモルファスまたはセミアモルファス半導体(以下SA
Sという)を中心として示す。
の非単結晶珪素半導体を用いている。本発明においては
アモルファスまたはセミアモルファス半導体(以下SA
Sという)を中心として示す。
さらにその上面に同一反応炉にて第4の半導体表面を大
気に触れさせることなく窒化珪!FIIQ (1G)を
光CVD法にてシラン(ジシランでも可)とアンモニア
とを水銀励起法の気相反応により作製し、厚さは300
〜2000人とした。
気に触れさせることなく窒化珪!FIIQ (1G)を
光CVD法にてシラン(ジシランでも可)とアンモニア
とを水銀励起法の気相反応により作製し、厚さは300
〜2000人とした。
この絶縁膜は13.56M1lz〜2.45GIlzの
周波数の電磁エネルギにより活性化して窒素またはアン
モニア雰囲気に100〜400℃浸して固相−気相反応
の窒化珪素を形成してもよい。
周波数の電磁エネルギにより活性化して窒素またはアン
モニア雰囲気に100〜400℃浸して固相−気相反応
の窒化珪素を形成してもよい。
また、IIcVD法により窒化珪素を形成させてもよい
。
。
すると52 (14)の側周辺では、チャネル形成領域
(9)、< 9 ’)とその上のゲイ1−絶縁物(16
)としての絶縁物(16)を形成させた。第4の半導体
はSl、S3とはダイオード接合を構成さセている。
(9)、< 9 ’)とその上のゲイ1−絶縁物(16
)としての絶縁物(16)を形成させた。第4の半導体
はSl、S3とはダイオード接合を構成さセている。
第2図(13)において、さらに面3のマスク■により
電極穴開けを行い、この後このrfl Iff体上の窒
化珪素膜(16)を覆って第2の導電膜(図17)を0
.3〜1μの厚さに形成した。
電極穴開けを行い、この後このrfl Iff体上の窒
化珪素膜(16)を覆って第2の導電膜(図17)を0
.3〜1μの厚さに形成した。
この導電膜(17)はITO(酸化インジューム・スズ
)のごとき透光性導電膜、 Tl5II + MoSi
LI WS+LIW、Ti、Mo等の耐熱性導電膜とし
てもよい。ここではPまたはN型の不純物の多量にドー
プされた珪素半導体をIIcVD法で作った。即ち、0
.3μの厚さにリンが1%添加され、かつ微結晶性(粒
i¥50〜300人)の非単結晶半導体をPCVD法で
作製した。
)のごとき透光性導電膜、 Tl5II + MoSi
LI WS+LIW、Ti、Mo等の耐熱性導電膜とし
てもよい。ここではPまたはN型の不純物の多量にドー
プされた珪素半導体をIIcVD法で作った。即ち、0
.3μの厚さにリンが1%添加され、かつ微結晶性(粒
i¥50〜300人)の非単結晶半導体をPCVD法で
作製した。
この後この上面にレジスト(18)を形成した。
さらに第2図(C)に示されるごとく、第4のフォトリ
ソグラフィ技術により垂直方向よりの異カ性エッチを行
った。即し例えば(、l’LcIL、 CI’F +O
L+肝等の反応性気体をプラズマ化し、さらにこのプラ
ズマを基板の上方より垂直に矢印(28)のごとくに加
えた。すると導体(17)は、平面上は厚さく0.3μ
)をエッチすると、この被膜は除去されるが、側面では
積層体の厚さおよび被11Qの厚さの合計の2〜3μを
垂直方向に有する。このため図面に示すごとき垂直方向
よりの異方性エッチを行うと、破線(38)、<38’
)のごとくにこれら導体をマスク(18)のある領域以
外にも残すことができた。
ソグラフィ技術により垂直方向よりの異カ性エッチを行
った。即し例えば(、l’LcIL、 CI’F +O
L+肝等の反応性気体をプラズマ化し、さらにこのプラ
ズマを基板の上方より垂直に矢印(28)のごとくに加
えた。すると導体(17)は、平面上は厚さく0.3μ
)をエッチすると、この被膜は除去されるが、側面では
積層体の厚さおよび被11Qの厚さの合計の2〜3μを
垂直方向に有する。このため図面に示すごとき垂直方向
よりの異方性エッチを行うと、破線(38)、<38’
)のごとくにこれら導体をマスク(18)のある領域以
外にも残すことができた。
その結果、積層体の側周辺のめに選択的にディト電極を
設けることができた。さらにこのゲイト電極は第3の半
導体の上方には存在−Uず、結果として第3の半導体と
ゲイ(−電極との寄生容量を実質的にないに等しくする
ことができた。
設けることができた。さらにこのゲイト電極は第3の半
導体の上方には存在−Uず、結果として第3の半導体と
ゲイ(−電極との寄生容量を実質的にないに等しくする
ことができた。
か(して第2図(C)をfj7た。
第2図(C)の平面図を第2図(D)として示す。番号
はそれぞれ対応さ・Uている。
はそれぞれ対応さ・Uている。
第2図(C>、< D )にて明らかなどと<、IGF
(10)はチャネルは(9)、(9’)と2つを有し、
ソースまたはドレイン(13)、ドレインまたはソース
(15)を有し、ゲイト(20)、<20’)を¥jす
る。G3の電極(19)はリード(21)に延在し、S
lのリードは(22)により設Cノである。即し図面で
は2つのlG11を対として設けることができる。これ
は2つのIGFのチャネル間の52の半導体または絶縁
体が絶縁性であり、lOμの中を52が有すれば数十M
Ωの抵抗を有し、実質的に独立構成をし冑るためであり
、この構造は結晶半導体とはまったく異なった構造を何
せしめることができた。
(10)はチャネルは(9)、(9’)と2つを有し、
ソースまたはドレイン(13)、ドレインまたはソース
(15)を有し、ゲイト(20)、<20’)を¥jす
る。G3の電極(19)はリード(21)に延在し、S
lのリードは(22)により設Cノである。即し図面で
は2つのlG11を対として設けることができる。これ
は2つのIGFのチャネル間の52の半導体または絶縁
体が絶縁性であり、lOμの中を52が有すれば数十M
Ωの抵抗を有し、実質的に独立構成をし冑るためであり
、この構造は結晶半導体とはまったく異なった構造を何
せしめることができた。
本発明の第4の半導体はアモルファス珪素を含む非単結
晶半導体を用い、その中の不対結合手の中和用に水素を
用いており、かつ基板と半導体、電極リードが異種祠料
であり、それらの熱膨張によるストレスを少なくするた
め、すべての処理を600℃以下好ましくは300℃以
下でするとよかった。
晶半導体を用い、その中の不対結合手の中和用に水素を
用いており、かつ基板と半導体、電極リードが異種祠料
であり、それらの熱膨張によるストレスを少なくするた
め、すべての処理を600℃以下好ましくは300℃以
下でするとよかった。
またゲイト電極(20)、<20’)をSl (13)
、52 (14)。
、52 (14)。
G3 (15)と同様の半導体で電気的にフL1−ティ
ングとして設り、さらにごの上面に絶縁膜を介して第2
のゲイトをコントロール・ゲイトとじた不揮発性メモリ
とすることもできる。
ングとして設り、さらにごの上面に絶縁膜を介して第2
のゲイトをコントロール・ゲイトとじた不揮発性メモリ
とすることもできる。
かくしてソースまたはドレインを51 (13)、チャ
ネル形成領域(9)、(9’)を有するG4 (25)
、ドレインまたはソースをG3 (15)により形成せ
しめ、チャネル形成領域側面にはゲイト絶縁物(16入
その外側面にゲイト電極(20)、<20’)を設りた
積層型のIGF (10)を作ることができた。
ネル形成領域(9)、(9’)を有するG4 (25)
、ドレインまたはソースをG3 (15)により形成せ
しめ、チャネル形成領域側面にはゲイト絶縁物(16入
その外側面にゲイト電極(20)、<20’)を設りた
積層型のIGF (10)を作ることができた。
この発明において、チャネル長はG2 (14)の厚さ
で決められ、一般には0.1〜3μここでは0.5μと
した。それば非単結晶半導体の移動度が単結晶とは異な
り、その115〜1/100Lかないため、チャネル長
を短くしてIGFとしての周波数’14+’性を助長さ
せたことにある。
で決められ、一般には0.1〜3μここでは0.5μと
した。それば非単結晶半導体の移動度が単結晶とは異な
り、その115〜1/100Lかないため、チャネル長
を短くしてIGFとしての周波数’14+’性を助長さ
せたことにある。
さらに本発明のIGFにおいて、電子移動度がボールに
比べて5〜100倍もあるため、Nチャネル型とするの
が好ましかった。
比べて5〜100倍もあるため、Nチャネル型とするの
が好ましかった。
G4 (16)にホウ素不純物を被膜形成の際わずか(
0,1〜IOIIPM )添加して真性またはIIまた
はN半導体としてスレッシュボール1〜電圧の制御を行
うことは有効であった。
0,1〜IOIIPM )添加して真性またはIIまた
はN半導体としてスレッシュボール1〜電圧の制御を行
うことは有効であった。
かくして、ドレイン(15)’、ソース(12)、ゲイ
I・(20)または(20’)として騎−5v、v6.
−5v、動作周波数15.5M1lzを得ることができ
た。
I・(20)または(20’)として騎−5v、v6.
−5v、動作周波数15.5M1lzを得ることができ
た。
第3図は第2図↓こ示した本発明のIGFを用いた第1
図(A)の表示パネルの一部の縦[υ1而面を示したも
のである。
図(A)の表示パネルの一部の縦[υ1而面を示したも
のである。
第3図(A)は第1図+7)IGF (1(1)、<1
0’)、キャパシタの上側電極(第3図では下側に設り
られている><32)を示したものである。図面におい
て、(A)の平面図のΔ−A’、B−13’の縦断面図
を(B )、(C)に示す。
0’)、キャパシタの上側電極(第3図では下側に設り
られている><32)を示したものである。図面におい
て、(A)の平面図のΔ−A’、B−13’の縦断面図
を(B )、(C)に示す。
図面において、Sl (13);G2 (14)、G3
(15)の積層体に対し、下側電極は2っ(12)、
(12’)が設りられている。上側電極(19)は、X
方向にリード(51)として設りられている。ゲイト電
+i (20)。
(15)の積層体に対し、下側電極は2っ(12)、
(12’)が設りられている。上側電極(19)は、X
方向にリード(51)として設りられている。ゲイト電
+i (20)。
(20’)は2つのIGF (10)、<10’)領域
(第3図(A)での破線で囲まれた領域(10)、<1
0’))を除き、リード(41)、 (42)をY方向
に構成している。下側電極(12)、(12’)ばさら
に延在してキャパシタの一方の電極(32)、<32’
)になっている。がくしてX方向、Y方向にマトリック
ス構成を有し、I Tr/絵素構造を有せしめることが
できた。さらに(71)。
(第3図(A)での破線で囲まれた領域(10)、<1
0’))を除き、リード(41)、 (42)をY方向
に構成している。下側電極(12)、(12’)ばさら
に延在してキャパシタの一方の電極(32)、<32’
)になっている。がくしてX方向、Y方向にマトリック
ス構成を有し、I Tr/絵素構造を有せしめることが
できた。さらに(71)。
(71’)の領域に表示体である例えば液晶が充填され
、(71)の領域をIGF (10)、<10’)のオ
ン、オフにより制御を行なわしめた。
、(71)の領域をIGF (10)、<10’)のオ
ン、オフにより制御を行なわしめた。
第3図において53 (15)上には第2図のごとく金
属導体(23)および絶縁体(24)を除去しである。
属導体(23)および絶縁体(24)を除去しである。
これはもし導体が設けられていると、この導体はY方向
のリードとなり、S3をX方向に7トワツクス化できな
い。即し第2図においてS3 (15)上の導体(23
入絶縁体(24)はその設計仕様により設ければよい。
のリードとなり、S3をX方向に7トワツクス化できな
い。即し第2図においてS3 (15)上の導体(23
入絶縁体(24)はその設計仕様により設ければよい。
また第3図より明らかなごとく、S3さらにS4 (2
5)は実質的に真性の非小結晶半導体であるため、Y方
向に配列された1612間にはS3、S4が残存してい
てもアイツレ・fジョンが不要である。このためにY方
向のIGI’は少なくとも50μ以上互いに離間してX
方向の配線(51)、<52)を設&Jた。また図面に
おいて、表示部(32)以外のリード(51)、< 4
1 >、(4’2 )を絶縁膜(26)で覆うことは有
効である。
5)は実質的に真性の非小結晶半導体であるため、Y方
向に配列された1612間にはS3、S4が残存してい
てもアイツレ・fジョンが不要である。このためにY方
向のIGI’は少なくとも50μ以上互いに離間してX
方向の配線(51)、<52)を設&Jた。また図面に
おいて、表示部(32)以外のリード(51)、< 4
1 >、(4’2 )を絶縁膜(26)で覆うことは有
効である。
さらに第3図より明らかなごと(、このディスプレイの
IGFの必要な面積は全体の1%以下である。表示部は
91%、リード部8%となる。このことは、対を為すI
GFを用いるに加え、チャネル長の短いIGFであるた
め基板上にお&Jるa・要な面積を少なくできた。かつ
)Aトリソグラフィの精度が動作周波数の上限を限定し
ないことという他の特長を有する。
IGFの必要な面積は全体の1%以下である。表示部は
91%、リード部8%となる。このことは、対を為すI
GFを用いるに加え、チャネル長の短いIGFであるた
め基板上にお&Jるa・要な面積を少なくできた。かつ
)Aトリソグラフィの精度が動作周波数の上限を限定し
ないことという他の特長を有する。
第3図にお+、+る動作の概要を第1図(A)に対応し
て示す。NチャネルICFにおいて、これらIGFはす
べてノルマリ・オフであるため、X方向のリード(41
)、<42)、Y方向のリード(51)、(52)が電
圧を双方に加えた時rlJを、また−力のみの印加また
は印加なしの場合には「0」を自せしめることができた
。
て示す。NチャネルICFにおいて、これらIGFはす
べてノルマリ・オフであるため、X方向のリード(41
)、<42)、Y方向のリード(51)、(52)が電
圧を双方に加えた時rlJを、また−力のみの印加また
は印加なしの場合には「0」を自せしめることができた
。
さらにこれらの絵素を高周波で動作さ−U−るため、J
GI’の周波数特性がきわめて重要であるが、本発明の
IGFはVリ−5V、V肴=5Vにおいてカットオフ周
波数10MIIZ以上(14,5MIIz )(Nチャ
ネルICF )を有せしめることができた。V+^ =
0.2〜2vにすることがS4 (25)への添加不純
物の濃度制御で可能となった。
GI’の周波数特性がきわめて重要であるが、本発明の
IGFはVリ−5V、V肴=5Vにおいてカットオフ周
波数10MIIZ以上(14,5MIIz )(Nチャ
ネルICF )を有せしめることができた。V+^ =
0.2〜2vにすることがS4 (25)への添加不純
物の濃度制御で可能となった。
周辺部のデコーダ、ドライバに必要な抵抗(D)、イン
バータ(C)につき本発明のIGFを以下に記す。
バータ(C)につき本発明のIGFを以下に記す。
第1図のインバータ(60)の縦断面図を第4図に示す
。
。
第4図(A)および(B)において1crtは第2図と
その番号を対応させている。ドライバ(61)は左側の
IGFを、ロードは右側のIGFを用いた。
その番号を対応させている。ドライバ(61)は左側の
IGFを、ロードは右側のIGFを用いた。
図面(A)ではロードのゲイト電極(20)と■(65
)とを連続させるエンヘンスメント型、また図面(B)
は出力(62)とゲイト電極(20)とを連続させたデ
ィプレッション型のIGFを示す。
)とを連続させるエンヘンスメント型、また図面(B)
は出力(62)とゲイト電極(20)とを連続させたデ
ィプレッション型のIGFを示す。
さらにこのインパーク(60)の出力は((i2) 、
、にりなり、この基板上の2つのIGF (61)、<
64)を互いに離間することなく同一半導体ブロック(
13)。
、にりなり、この基板上の2つのIGF (61)、<
64)を互いに離間することなく同一半導体ブロック(
13)。
(14)、< 15 )に複合化して設けたことを特長
としている。
としている。
この第4図(A)のインバータは上側電極を2つのFI
ETとして独立せしめ(19)、< 19 ’ )とし
た。かくすると1つのIGF (640ロード)を電極
(19)。
ETとして独立せしめ(19)、< 19 ’ )とし
た。かくすると1つのIGF (640ロード)を電極
(19)。
ドレイン(15)、チャネル(9)、ソース(13人?
i4m(12)即ら出力(62)がッiaのJGF (
ドライバ)の電極(2)、ドレイン(13入チヤネル(
9′)、ソース(15’)、電極(66)として設りる
ことが可能となる。その結果、2つのIGFを1つのs
■〜s3のブロックと一体化してインパークとすること
ができた。
i4m(12)即ら出力(62)がッiaのJGF (
ドライバ)の電極(2)、ドレイン(13入チヤネル(
9′)、ソース(15’)、電極(66)として設りる
ことが可能となる。その結果、2つのIGFを1つのs
■〜s3のブロックと一体化してインパークとすること
ができた。
また第4図(B)は下側電極を2つに分割したものであ
る。即ち1つのIGFロード(64)でv、。
る。即ち1つのIGFロード(64)でv、。
(65)、下IRす電極(12)、ドレイン(I3)、
チャネル(9)、ソース(5)、電極(62)即し出刃
(62)、他のIGF (ドライバX61)でのドレイ
ン(15)、チャネル(9′)、ソース(13)、電極
(12’)、ν、 ((iG)よりなり、入力(63)
をゲイト電極(20’)に出方(62’)をS3より引
き出さ−C−た。
チャネル(9)、ソース(5)、電極(62)即し出刃
(62)、他のIGF (ドライバX61)でのドレイ
ン(15)、チャネル(9′)、ソース(13)、電極
(12’)、ν、 ((iG)よりなり、入力(63)
をゲイト電極(20’)に出方(62’)をS3より引
き出さ−C−た。
第1図の抵抗(70)は第2図CD )、< E )お
よび第3図(D)においてゲイ1−に加える電圧に無関
係に54 (25)のバルク成分の抵抗率で決められる
。
よび第3図(D)においてゲイ1−に加える電圧に無関
係に54 (25)のバルク成分の抵抗率で決められる
。
即ちゲイト電極に加えられる電圧に無関係に34のバル
ク成分の抵抗率で決められる。即ちゲイト電極を設けな
い状態で51.82.S3を積層すればよい。
ク成分の抵抗率で決められる。即ちゲイト電極を設けな
い状態で51.82.S3を積層すればよい。
またこの抵抗値はS2の抵抗率とそのJI7さ、基板上
に占める面積で設計仕様に従って決めればよい。
に占める面積で設計仕様に従って決めればよい。
かくのごとく本発明は縦チャネルであり、ゲイト電極を
53の上方にわたって設すさせていないため、IGFの
ゲイト電極と33との寄生容量を少なくたSl、S3の
いずれがドレインとして作用しても、その外部は絶縁で
あるため、最も理想的IGFといえる。さらにS4のチ
ャネル下もS2の絶縁性のため周波数特性の向上に寄与
する2つのIGFを対をなして同時に作ることができる
。製造マスクも5回で十分であり、マスク精度を必要と
しない等の多くの特長をチャネル長が0.2〜l tt
ときわめ”ζ短ぐすることができることに加えて宿せし
めることができた。
53の上方にわたって設すさせていないため、IGFの
ゲイト電極と33との寄生容量を少なくたSl、S3の
いずれがドレインとして作用しても、その外部は絶縁で
あるため、最も理想的IGFといえる。さらにS4のチ
ャネル下もS2の絶縁性のため周波数特性の向上に寄与
する2つのIGFを対をなして同時に作ることができる
。製造マスクも5回で十分であり、マスク精度を必要と
しない等の多くの特長をチャネル長が0.2〜l tt
ときわめ”ζ短ぐすることができることに加えて宿せし
めることができた。
本発明における第3図のディスプレイは1つの電極(3
2)が一つの絵素の大きさを決定する。カリキュレイク
等においては0.1〜5mm φまたは矩形を有してい
る。しかし第1図のごとき走査型の方式において、1〜
500μ0のマトリックス状の絵素として1000 X
1000とした。液晶の表示部(31)はこの基板上
にキャパシタの他の電極として設けた。即ら他方の電極
をITO等の透明電極を接地しめて有するガラス板とし
、このガラス板と第3図(A)の基板とを0.01〜1
mmの間隙を有せしめ−ご対応させ、そこに例えばネマ
チック型の液晶を注入して設りた。
2)が一つの絵素の大きさを決定する。カリキュレイク
等においては0.1〜5mm φまたは矩形を有してい
る。しかし第1図のごとき走査型の方式において、1〜
500μ0のマトリックス状の絵素として1000 X
1000とした。液晶の表示部(31)はこの基板上
にキャパシタの他の電極として設けた。即ら他方の電極
をITO等の透明電極を接地しめて有するガラス板とし
、このガラス板と第3図(A)の基板とを0.01〜1
mmの間隙を有せしめ−ご対応させ、そこに例えばネマ
チック型の液晶を注入して設りた。
またこのディスプレイをカラー表示してもよい。
さらに例えばこれらの絵素を三重に重あわせて作製して
もよい。そして赤緑黄の3つの要素を交互に配列せしめ
ればよい。
もよい。そして赤緑黄の3つの要素を交互に配列せしめ
ればよい。
そのため耐圧20〜30 V + V+h”i −4〜
4vの範囲で例えば1±0.2vとして制御作製できた
。さらに周波数特性がチャネル長が0.1〜1μのマイ
クロチャネルのため、これまでの非単結晶半導体を用い
た横チャネル型の絶縁ディト型半導体装置の50倍の1
0M1lz以上を得ることができた。またS2が絶縁性
の場合は耐圧4〜50v、カットオフ周波数50M1l
Z以上を有することができた。
4vの範囲で例えば1±0.2vとして制御作製できた
。さらに周波数特性がチャネル長が0.1〜1μのマイ
クロチャネルのため、これまでの非単結晶半導体を用い
た横チャネル型の絶縁ディト型半導体装置の50倍の1
0M1lz以上を得ることができた。またS2が絶縁性
の場合は耐圧4〜50v、カットオフ周波数50M1l
Z以上を有することができた。
また逆方向リークは、第1図に示ずようなSlまたはS
3を5ixC1−y (Q < x < l 例えばx
=0.2)とすることにより、さらにS2を絶縁物化す
ることによりこのSl、 S3の不純物が32に流入す
ることが少なくなり、このN−1接合またはP−1接合
のリークは逆方向にlOνを加えてもlpn^/c+i
l以下であった。これは単結晶の逆リークよりもさらに
2〜3桁も少なく、非単結晶半導体特有の物性を積極的
に利用したことによる好ましいものであった。
3を5ixC1−y (Q < x < l 例えばx
=0.2)とすることにより、さらにS2を絶縁物化す
ることによりこのSl、 S3の不純物が32に流入す
ることが少なくなり、このN−1接合またはP−1接合
のリークは逆方向にlOνを加えてもlpn^/c+i
l以下であった。これは単結晶の逆リークよりもさらに
2〜3桁も少なく、非単結晶半導体特有の物性を積極的
に利用したことによる好ましいものであった。
さらに高温での動作において、電極の金属が非単結晶の
51、S3内に混入して不良になりやすいため、この電
極に密接した側を5ixC+−x (0< x < 1
例えばX =0.2 )とした。その結果150℃で1
000時間動時間上たが何等の動作不良が1000素子
を評価しても見られなかった。これはこの電極に密接し
てアモルファス珪素のみでSlまたばS3を形成した場
合、150°Cで10時間も耐えないことを考えると、
きわめて高い信頼性の向上となった。
51、S3内に混入して不良になりやすいため、この電
極に密接した側を5ixC+−x (0< x < 1
例えばX =0.2 )とした。その結果150℃で1
000時間動時間上たが何等の動作不良が1000素子
を評価しても見られなかった。これはこの電極に密接し
てアモルファス珪素のみでSlまたばS3を形成した場
合、150°Cで10時間も耐えないことを考えると、
きわめて高い信頼性の向上となった。
さらにかかる積層型のIGFのため、従来のよう′に高
精度のフォトリソグラフィ技術を用いることなく、基板
特に絶縁基板上に複数個のIGF 、抵抗、キャパシタ
を作ることが可能になった。そして液晶表示ディスプレ
イにまで発展させることが可能になった。
精度のフォトリソグラフィ技術を用いることなく、基板
特に絶縁基板上に複数個のIGF 、抵抗、キャパシタ
を作ることが可能になった。そして液晶表示ディスプレ
イにまで発展させることが可能になった。
本発明における非単結晶半導体は珪素、ゲルマニューム
または炭化珪素(SixC1−×0 < x < 1
>、絶縁体は炭化珪素または窒化珪素を用いた。しかし
、半導体としてI+iP、 BP、 GaAs等のnr
−v化合物半導体を用いてもよい。
または炭化珪素(SixC1−×0 < x < 1
>、絶縁体は炭化珪素または窒化珪素を用いた。しかし
、半導体としてI+iP、 BP、 GaAs等のnr
−v化合物半導体を用いてもよい。
第1図は本発明による絶縁ゲイト型半導体装置、インバ
ータ、抵抗、キャパシタまたは絶縁ディト型半導体装置
とキャパシタとを絵素としたマトリックス構造の等何回
路を示す。 第2図は本発明の積層型絶縁ゲイト型半導体装置の工程
を示す縦断面図である。 第3図は本発明の積層型絶縁ゲイト型半導体装置とキャ
パシタまた表示部とを一体化した平面ディスプレイを示
す複合半導体のIi(1(Ii面図である。 第4図は本発明の積層型絶縁ゲイト半導体装置のインバ
ータ構造を示す。 特許出願人 株式会社半導体エネルギー研究所 (I、2ン C2,2) ′7..L: 役 、〆が− □□□j−=;蛎= 副ゾ17
ータ、抵抗、キャパシタまたは絶縁ディト型半導体装置
とキャパシタとを絵素としたマトリックス構造の等何回
路を示す。 第2図は本発明の積層型絶縁ゲイト型半導体装置の工程
を示す縦断面図である。 第3図は本発明の積層型絶縁ゲイト型半導体装置とキャ
パシタまた表示部とを一体化した平面ディスプレイを示
す複合半導体のIi(1(Ii面図である。 第4図は本発明の積層型絶縁ゲイト半導体装置のインバ
ータ構造を示す。 特許出願人 株式会社半導体エネルギー研究所 (I、2ン C2,2) ′7..L: 役 、〆が− □□□j−=;蛎= 副ゾ17
Claims (1)
- 【特許請求の範囲】 1、基板上または基板上の電極上の第1の半導体、上に
第2の半導体または絶縁体および第3の半導体を概略同
一形状に積層した積層体を有し、前記第1および第3の
半導体をしてソースおよびドレインを構成せしめ、前記
積層体の側部に隣接して第4の半導体をチャネル形成領
域を構成して設け、該第4の半導体上にゲイト絶縁膜と
該ゲイト絶縁膜上に隣接してゲイ1〜電極を第3の半導
体上方に延在することなく設けたことを特徴とする絶縁
ゲイト型半導体装置。 2、基板または基板上の下側電極上に第1の半導体、第
2の半導体または絶縁体および第3の半導体を概略同一
形状に積層した積層体を有し、前記第1および第3の半
導体をしてソースおよびドレインを構成せしめ、前記積
層体の側部に隣接して第4の半導体を2つのチャネル形
成領域を構成して設け、該第4の半導体の2つの側面上
にゲイト絶縁膜と該ゲイト絶縁股上に隣接してそれぞれ
のゲイト電極を設L)たことを特徴とする絶縁ゲイト型
半導体装置。 3、特許請求の範囲第1項または第2項において、第1
または第3の半導体の導電性電極に密接して、5ixC
1−)< (0< x≦1)で示されるPまたはN型の
前記第1または第3の半導体が設りられたことを特徴と
する絶縁ゲイト型半導体装置。 4、特許請求の範囲第2項において、それぞれのゲイl
−電損の少なくとも一方は第3の半導体の上方に延在す
ることなく設けられたことを特徴とする絶縁ディト型半
導体装置。 5、特許請求の範囲第1項または第2項において、第2
の半導体または絶縁体はSi7 N、−、c(0≦Xく
4))または5ixC+−x (0≦x〈1)を主成分
としたことを特徴とする絶縁ゲイト型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184606A JPS6076169A (ja) | 1983-10-03 | 1983-10-03 | 絶縁ゲイト型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184606A JPS6076169A (ja) | 1983-10-03 | 1983-10-03 | 絶縁ゲイト型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076169A true JPS6076169A (ja) | 1985-04-30 |
Family
ID=16156156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58184606A Pending JPS6076169A (ja) | 1983-10-03 | 1983-10-03 | 絶縁ゲイト型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273919A (en) * | 1985-06-20 | 1993-12-28 | Canon Kabushiki Kaisha | Method of producing a thin film field effect transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115870A (en) * | 1981-11-09 | 1982-07-19 | Semiconductor Energy Lab Co Ltd | Insulated gate type field effect semiconductor device |
| JPS5897868A (ja) * | 1981-12-08 | 1983-06-10 | Canon Inc | 多結晶薄膜トランジスタ |
| JPS59208783A (ja) * | 1983-05-12 | 1984-11-27 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
-
1983
- 1983-10-03 JP JP58184606A patent/JPS6076169A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115870A (en) * | 1981-11-09 | 1982-07-19 | Semiconductor Energy Lab Co Ltd | Insulated gate type field effect semiconductor device |
| JPS5897868A (ja) * | 1981-12-08 | 1983-06-10 | Canon Inc | 多結晶薄膜トランジスタ |
| JPS59208783A (ja) * | 1983-05-12 | 1984-11-27 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273919A (en) * | 1985-06-20 | 1993-12-28 | Canon Kabushiki Kaisha | Method of producing a thin film field effect transistor |
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