JPS6083354A - チツプキヤリア基板 - Google Patents
チツプキヤリア基板Info
- Publication number
- JPS6083354A JPS6083354A JP58190943A JP19094383A JPS6083354A JP S6083354 A JPS6083354 A JP S6083354A JP 58190943 A JP58190943 A JP 58190943A JP 19094383 A JP19094383 A JP 19094383A JP S6083354 A JPS6083354 A JP S6083354A
- Authority
- JP
- Japan
- Prior art keywords
- chip carrier
- substrate
- hole
- holes
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/0198—Manufacture or treatment batch processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＩＣ素子を搭載するチップキャリアを得るため
のチップキャリア基板に関するものであるＯ 〔従来技術〕 第１図は従来のチップキャリア基板の外観を示す余Ｆ視
図、第２図はその断面図で、図において１はベース、２
は中枠、３は外枠であり、前記ベース１０表面中央部に
図示しないＩＣ素子を搭載するためのアース用のパター
ン５を厚膜印刷により形成すると共に、側面から裏面に
かけて複数のパターン５を同じく厚膜印刷により形成し
、また前記中、忰２Ｖ′ｃはＩＣ素子とワイヤボンディ
ングにより接続さｎる複数のパターン６を表面から側面
にかけて形成して、その後ベース１上に中枠２を低融点
ガラスで接着し、更にこの中枠２上に前記外枠３を同じ
く低融点ガラスで接着した構造となっている。
のチップキャリア基板に関するものであるＯ 〔従来技術〕 第１図は従来のチップキャリア基板の外観を示す余Ｆ視
図、第２図はその断面図で、図において１はベース、２
は中枠、３は外枠であり、前記ベース１０表面中央部に
図示しないＩＣ素子を搭載するためのアース用のパター
ン５を厚膜印刷により形成すると共に、側面から裏面に
かけて複数のパターン５を同じく厚膜印刷により形成し
、また前記中、忰２Ｖ′ｃはＩＣ素子とワイヤボンディ
ングにより接続さｎる複数のパターン６を表面から側面
にかけて形成して、その後ベース１上に中枠２を低融点
ガラスで接着し、更にこの中枠２上に前記外枠３を同じ
く低融点ガラスで接着した構造となっている。
このように従来のチップキャリアは、ベース１と中枠２
と外枠３とを三層１ｃ槓層した構造であって、信頼度が
高いという特徴を有しているが、しかしながら前述した
接着の作業は、寸法精度を出すのが非常に難かしく、多
大な時間を決すると共に、ベースＩＩＣ形成されたパタ
ーン５と中、忰２に形成さｎたパターン６とを側面でつ
なき合わせるためにパターン位置精度が必要であり、か
つ全体が三層構造であるため、時代の決望である小形化
が困難で、しかも非常に高価格となる欠点があった０ 〔発明の目的〕 本発明は上述した従来技術の欠点を１リイ決するために
なさｎたもので、１枚の大形のセラミック基板を用いて
チップキャリアを多げｎ敗りすることにより、製造が容
易でかつ小形のチップキャリアが得られると共に、チッ
プキャリアの低価イ・６化を計ることができるチップキ
ャリア基板を実現することを目的とするものである。
と外枠３とを三層１ｃ槓層した構造であって、信頼度が
高いという特徴を有しているが、しかしながら前述した
接着の作業は、寸法精度を出すのが非常に難かしく、多
大な時間を決すると共に、ベースＩＩＣ形成されたパタ
ーン５と中、忰２に形成さｎたパターン６とを側面でつ
なき合わせるためにパターン位置精度が必要であり、か
つ全体が三層構造であるため、時代の決望である小形化
が困難で、しかも非常に高価格となる欠点があった０ 〔発明の目的〕 本発明は上述した従来技術の欠点を１リイ決するために
なさｎたもので、１枚の大形のセラミック基板を用いて
チップキャリアを多げｎ敗りすることにより、製造が容
易でかつ小形のチップキャリアが得られると共に、チッ
プキャリアの低価イ・６化を計ることができるチップキ
ャリア基板を実現することを目的とするものである。
この目的を達成するため、本発明は１枚の大形のセラミ
ック基板を各々がチップキャリアとなるべき複数の領域
にスクラブラインで区切り、かっこのスクラブラインの
位置に隣合う領域が共有する複数のスルホールを形成し
、また各領域の表面中央部にＩＣ素子搭載用パターンを
形成すると共に、その外側の位置に前記スルホールに接
続したリードパターンと、前記ＩＣ素子搭載用パターン
及びスルホールに接続した電源ＧＮＤ用のリードパター
ンとを形成して、前記スクラブラインでセラミック基板
を分割することにより、小形のチップキャリアが得られ
るようにしたものである。
ック基板を各々がチップキャリアとなるべき複数の領域
にスクラブラインで区切り、かっこのスクラブラインの
位置に隣合う領域が共有する複数のスルホールを形成し
、また各領域の表面中央部にＩＣ素子搭載用パターンを
形成すると共に、その外側の位置に前記スルホールに接
続したリードパターンと、前記ＩＣ素子搭載用パターン
及びスルホールに接続した電源ＧＮＤ用のリードパター
ンとを形成して、前記スクラブラインでセラミック基板
を分割することにより、小形のチップキャリアが得られ
るようにしたものである。
以下図面を参照して一実施例を説明すると、第３図は本
発明によるチップキャリア基板の一英施例を示す一部分
平面図、第４図は本発明により得られるチップキャリア
の平面図、第５図はそのＡ−Ａ線断面図、第６図はチッ
プキャリアの裏面図である。
発明によるチップキャリア基板の一英施例を示す一部分
平面図、第４図は本発明により得られるチップキャリア
の平面図、第５図はそのＡ−Ａ線断面図、第６図はチッ
プキャリアの裏面図である。
第３図において、７は１枚の大形のセラミンク基板で、
このセラミック基板７はその表面に格子状に設けられた
スクラブライン８に−より複数の領域に区切らルている
。このスクラブライン８はセラミック基板１を分割し易
くするための切込みであって、その位置は個々のチップ
キャリアとなるべき前記領域の大きさによって決定され
る。
このセラミック基板７はその表面に格子状に設けられた
スクラブライン８に−より複数の領域に区切らルている
。このスクラブライン８はセラミック基板１を分割し易
くするための切込みであって、その位置は個々のチップ
キャリアとなるべき前記領域の大きさによって決定され
る。
本発明のチップキャリア基板は、このようなセラミンク
基板γのスクラブライン８の位置に隣合う領域が共有す
る複数のスルホール用の穴をあけておき、この状態でま
ず各領域の表面中央部に位置するＩＣ素子搭載用パター
ン９と、その外側に位置して後述する各スルホールＶＣ
接続した表＋Ｉ ＩＪ−ドパターン１ｏと、前記ＩＣ素
子搭載用パターン９及びスルホールに接続した′「ｌＬ
源ＧＮ’Ｄ’川用表面リードパターン１０′とを厚膜印
刷により形成し、次いで裏面側に第６図に示す各スルホ
ールに接続した裏面リードパターン１１を形成し、最後
に前記スルホール用の穴にスルホール加工金施すことに
よりスルホールト２を形成してチンレ°キャリア基板と
したものである。
基板γのスクラブライン８の位置に隣合う領域が共有す
る複数のスルホール用の穴をあけておき、この状態でま
ず各領域の表面中央部に位置するＩＣ素子搭載用パター
ン９と、その外側に位置して後述する各スルホールＶＣ
接続した表＋Ｉ ＩＪ−ドパターン１ｏと、前記ＩＣ素
子搭載用パターン９及びスルホールに接続した′「ｌＬ
源ＧＮ’Ｄ’川用表面リードパターン１０′とを厚膜印
刷により形成し、次いで裏面側に第６図に示す各スルホ
ールに接続した裏面リードパターン１１を形成し、最後
に前記スルホール用の穴にスルホール加工金施すことに
よりスルホールト２を形成してチンレ°キャリア基板と
したものである。
このように形成したチップキャリア基板は、チップキャ
リアを多面敗シしたものであム換言すると複数のチップ
キャリアを一体形成したものでアリ、従ってこのチップ
キャリア基板を前記スクラブライン８で切断すｎば第４
図から第６’１ｍに示す小形□のチップキャリアを得る
ことができる〇尚、第５図におバて１３は■ｃ累子搭載
用パターン９上に搭載さ几たＩＣ素子であって、各表面
リードパターン１０はワイヤボンディングによりＩＣ素
子１３に接続さｎ、また表面リードパターン１０により
チップ裏面で電源ＧＮＤが取られる。
リアを多面敗シしたものであム換言すると複数のチップ
キャリアを一体形成したものでアリ、従ってこのチップ
キャリア基板を前記スクラブライン８で切断すｎば第４
図から第６’１ｍに示す小形□のチップキャリアを得る
ことができる〇尚、第５図におバて１３は■ｃ累子搭載
用パターン９上に搭載さ几たＩＣ素子であって、各表面
リードパターン１０はワイヤボンディングによりＩＣ素
子１３に接続さｎ、また表面リードパターン１０により
チップ裏面で電源ＧＮＤが取られる。
以上説明したように本発明によるチップキャリア基板は
、１枚の大形のセラミンク基板にパターン形成及びスル
ホール加工を行って複数のチップキャリアを一体ニ形成
するため、セラミンク成形型を作成す名ことにより容易
に製造でき、かつこのチップキャリア基板をスクラブラ
インで切断することによって得らｎる個々のチップキャ
リアは従来のように三層構造ではなく、単層のものであ
るため、従来に比べて小形のチップキャリアとなり、シ
かも加工工程が少なくかつ拐料費も少ないので、低価格
のチップキャリアを実現できるという効果がち乞。
、１枚の大形のセラミンク基板にパターン形成及びスル
ホール加工を行って複数のチップキャリアを一体ニ形成
するため、セラミンク成形型を作成す名ことにより容易
に製造でき、かつこのチップキャリア基板をスクラブラ
インで切断することによって得らｎる個々のチップキャ
リアは従来のように三層構造ではなく、単層のものであ
るため、従来に比べて小形のチップキャリアとなり、シ
かも加工工程が少なくかつ拐料費も少ないので、低価格
のチップキャリアを実現できるという効果がち乞。
また、本発明によるチップキャリア基板は、図示したよ
うな２４１）ｉｎのチップキャリアに限ら几るものでは
なく、更にｐｉｎ数を多く必要とする■Ｃ素子を搭載す
る場合は、４４ｐｉｎのチンプキャリアを形成すること
も可能であるため、汎用性が高いという利点もある。
うな２４１）ｉｎのチップキャリアに限ら几るものでは
なく、更にｐｉｎ数を多く必要とする■Ｃ素子を搭載す
る場合は、４４ｐｉｎのチンプキャリアを形成すること
も可能であるため、汎用性が高いという利点もある。
第１図は従来のチンプキャリアの外観を示す斜視図、第
２図はその断面図、第３図は本発明によるチップキャリ
ア基板の一実施例を示す一部分平面図、第４図は本発明
によって得らｎるチソグキャリアの平面図、第５図はそ
のＡ−Ａ線断面図、第６図はチンプキャリアの裏面図で
ある。 ７・・・セラミンク基板 ８・・・スクラブライン９・
・・ＩＣ素子搭載用パターン １０．１０・・・表面リ
ードパターン １１・・・裏面リードパターン１２・・
・スルホール 特許 出 願人 沖電気工業株式会社 代理人 弁理士 金 倉 諾 二 ５ 姻３− 輪４− １０′ 角５− 角６−
２図はその断面図、第３図は本発明によるチップキャリ
ア基板の一実施例を示す一部分平面図、第４図は本発明
によって得らｎるチソグキャリアの平面図、第５図はそ
のＡ−Ａ線断面図、第６図はチンプキャリアの裏面図で
ある。 ７・・・セラミンク基板 ８・・・スクラブライン９・
・・ＩＣ素子搭載用パターン １０．１０・・・表面リ
ードパターン １１・・・裏面リードパターン１２・・
・スルホール 特許 出 願人 沖電気工業株式会社 代理人 弁理士 金 倉 諾 二 ５ 姻３− 輪４− １０′ 角５− 角６−
Claims (1)
- 】、 １枚のセラミック基板を各々がチップキャリアと
なるべき複数の領域にスクラブラインで区切り、かつこ
のスクラブラインの泣１直ニ隣合う領域が共有する複数
のスルホールを形成し、また各領域の表面中央部にＩＣ
素子搭載用パターンを形成すると共に、その外側の位ｉ
ｔに前記スルホールに接続したリードパターント、前記
ＩＣ素子搭載用パターン及びスルホールに接続した電源
ＧＮＤ用のリードパターンを形成しｆｃコとを特徴とす
るチップキャリア基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190943A JPS6083354A (ja) | 1983-10-14 | 1983-10-14 | チツプキヤリア基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190943A JPS6083354A (ja) | 1983-10-14 | 1983-10-14 | チツプキヤリア基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083354A true JPS6083354A (ja) | 1985-05-11 |
Family
ID=16266251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190943A Pending JPS6083354A (ja) | 1983-10-14 | 1983-10-14 | チツプキヤリア基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0295247U (ja) * | 1989-01-17 | 1990-07-30 |
-
1983
- 1983-10-14 JP JP58190943A patent/JPS6083354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0295247U (ja) * | 1989-01-17 | 1990-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3669004B2 (ja) | プリント回路板を使用した電子部品パッケージの立体相互接続方法 | |
| KR100382863B1 (ko) | 반도체장치 및 이를 이용하는 반도체모듈 | |
| EP0615290A2 (en) | Electronic structures having a joining geometry providing reduced capacitive loading | |
| JP2004095799A (ja) | 半導体装置およびその製造方法 | |
| JPH1168026A (ja) | 配線用補助パッケージおよび印刷回路配線板構造 | |
| JP2003100947A (ja) | 半導体装置及び半導体装置モジュール | |
| JPH0897557A (ja) | 多層薄膜配線基板 | |
| JPS5842639B2 (ja) | セラミツク配線基板の製造法 | |
| JP2002368185A (ja) | 半導体装置 | |
| JPH037973Y2 (ja) | ||
| JP2001237346A (ja) | 半導体素子搭載基板、及び半導体装置の製造方法 | |
| JP2868575B2 (ja) | セラミックス配線基板 | |
| JPS5849637Y2 (ja) | 厚膜配線板 | |
| JP3692353B2 (ja) | 半導体装置のアッセンブリ方法 | |
| JPH05218228A (ja) | 電子部品搭載用基板 | |
| JPH04346492A (ja) | 混成集積回路基板の製造方法 | |
| JP2766361B2 (ja) | 半導体装置 | |
| JPH0611533Y2 (ja) | プリント基板 | |
| JP2004247726A (ja) | アレイ印刷回路基板 | |
| JPH0475665B2 (ja) | ||
| JP2023528210A (ja) | 部品キャリアの縁部の二次元コンタクトアレイへの接続を利用した三次元の電気的集積構造 | |
| JPH01258447A (ja) | 混成集積回路の積層厚膜基板 | |
| JPS6125240B2 (ja) | ||
| JP2001024416A (ja) | 電子部品およびその製造方法 | |
| JPH0538908U (ja) | 半導体集積回路パツケージ |