JPS60954B2 - 多結晶シリコン・フユ−ズ・メモリとその製造方法 - Google Patents
多結晶シリコン・フユ−ズ・メモリとその製造方法Info
- Publication number
- JPS60954B2 JPS60954B2 JP55180003A JP18000380A JPS60954B2 JP S60954 B2 JPS60954 B2 JP S60954B2 JP 55180003 A JP55180003 A JP 55180003A JP 18000380 A JP18000380 A JP 18000380A JP S60954 B2 JPS60954 B2 JP S60954B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- polycrystalline
- polycrystalline silicon
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、低電圧・低電流で切断可能で、しかも信頼性
の高い多結晶シリコン・フューズ・メモ川こ関し、かつ
その容易な製造方法を提供するものである。
の高い多結晶シリコン・フューズ・メモ川こ関し、かつ
その容易な製造方法を提供するものである。
現在、ＩＣ中に形成されたフューズ・メモリは、低容量
のプログラマフル・ＲＯＭとして工程バラツキの吸収や
、徴調用として幅広く用いられている。
のプログラマフル・ＲＯＭとして工程バラツキの吸収や
、徴調用として幅広く用いられている。
フューズ材料としては、ＡＩ，ＡＩ−Ｓｉ、低融点金属
の薄膜や、多結晶シリコンが使われている。しかしなが
ら、これらを切断するためには数Ｖ以上、数皿ｈＡ以上
が必要であり、通常、ＩＣ外部駆動によって切断、すな
わち書きこまれる。書き込み回路をＩＣ内部に設ける場
合には、駆動トランジスタの耐圧、電流制限によって書
き込み、電圧１０Ｖ以下、電流１肌Ａ以下が望まれる。
特に多結晶シリコンによるフューズ・メモリは切断後の
信頼性が高いので、年々用途が広がっているが、特にＩ
Ｃ内部に書込み回路を設ける場合には、切断が容易でな
いため、フューズ・メモリ構造に特別の配慮が必要であ
る。第１図には、多結晶フューズ・メモリの従来例の平
面図（第１図ａ）、断面図（第１図ｂ）を示した。
の薄膜や、多結晶シリコンが使われている。しかしなが
ら、これらを切断するためには数Ｖ以上、数皿ｈＡ以上
が必要であり、通常、ＩＣ外部駆動によって切断、すな
わち書きこまれる。書き込み回路をＩＣ内部に設ける場
合には、駆動トランジスタの耐圧、電流制限によって書
き込み、電圧１０Ｖ以下、電流１肌Ａ以下が望まれる。
特に多結晶シリコンによるフューズ・メモリは切断後の
信頼性が高いので、年々用途が広がっているが、特にＩ
Ｃ内部に書込み回路を設ける場合には、切断が容易でな
いため、フューズ・メモリ構造に特別の配慮が必要であ
る。第１図には、多結晶フューズ・メモリの従来例の平
面図（第１図ａ）、断面図（第１図ｂ）を示した。
Ｓ単結晶上のＳｊ０２膜１ ０上に、フューズ・メモリ
はフューズ部１と両端の電極部２で構成され、金属配線
３が接続されている。低電流・低電圧切断を可能にする
ため、多結晶シリコン，フューズ部１の厚みはできるだ
けうすく、幅はできるだけ細くする必要があった。また
、フューズ部１の長さは、あまり長いと抵抗が大きくな
ってしまい、切断電圧が増加し、短くするには幅と同様
「加工上の問題があった。現状では、書込み電圧１０Ｖ
以下、電流１仇ｈＡ以下にするには、ヒューズ部１の厚
みを１０００△以下、幅を２ｒの以下、長さを４山肌以
下のドープト・多結晶を用いている。しかし、厚みが他
の多結晶電極（例えば、ＭＯＳ・ＦＥＴのゲートやドレ
イン・ソース、バイポーラ・トランジスタのェミッタな
ど）や多結晶配線領域の約５０００Ａ〜１〃肌に比して
特別薄いため、多結晶の堆積をヒューズ部と配線領域と
の２回、マスク・エッチング工程を２回必要とした。
はフューズ部１と両端の電極部２で構成され、金属配線
３が接続されている。低電流・低電圧切断を可能にする
ため、多結晶シリコン，フューズ部１の厚みはできるだ
けうすく、幅はできるだけ細くする必要があった。また
、フューズ部１の長さは、あまり長いと抵抗が大きくな
ってしまい、切断電圧が増加し、短くするには幅と同様
「加工上の問題があった。現状では、書込み電圧１０Ｖ
以下、電流１仇ｈＡ以下にするには、ヒューズ部１の厚
みを１０００△以下、幅を２ｒの以下、長さを４山肌以
下のドープト・多結晶を用いている。しかし、厚みが他
の多結晶電極（例えば、ＭＯＳ・ＦＥＴのゲートやドレ
イン・ソース、バイポーラ・トランジスタのェミッタな
ど）や多結晶配線領域の約５０００Ａ〜１〃肌に比して
特別薄いため、多結晶の堆積をヒューズ部と配線領域と
の２回、マスク・エッチング工程を２回必要とした。
かつ、前述の様に、特別フューズ部１のみ微細加工を必
要としたので、歩留り上問題があった。本発明は、叙上
の欠点を克服すべ〈なされたものであり、フューズ部の
幅または厚さを制御性の良い熱酸化することによって微
細化し、低電圧・低電流書込みが可能な多結晶シリコン
・フューズ・メモリを提供するものである。また、本発
明のフューズ・メモリは、熱酸化にする微細化が可能な
ため、特別フューズ部多結晶のための多結晶堆積、マス
ク・エッチング工程が不必要となる利点をも有する。さ
らに、フューズ部多結晶は熱酸化膜で被覆されるため、
切断前後共、外界の影響を受けにくく、信頼性が高く、
かつ熱酸化膜の熱伝導性の低さが、切断をより容易にし
ている。以下に、本発明について図面を参照しながら具
体的に詳述していく。第２図ａ，もとｃには、本発明に
よる多結晶シリコン・ヒューズＧメモリの一実施例が、
それぞれ平面図、電流方向断面図、第２図ａのＡ−Ａ′
線にそうフューズ部断面図として示されている。
要としたので、歩留り上問題があった。本発明は、叙上
の欠点を克服すべ〈なされたものであり、フューズ部の
幅または厚さを制御性の良い熱酸化することによって微
細化し、低電圧・低電流書込みが可能な多結晶シリコン
・フューズ・メモリを提供するものである。また、本発
明のフューズ・メモリは、熱酸化にする微細化が可能な
ため、特別フューズ部多結晶のための多結晶堆積、マス
ク・エッチング工程が不必要となる利点をも有する。さ
らに、フューズ部多結晶は熱酸化膜で被覆されるため、
切断前後共、外界の影響を受けにくく、信頼性が高く、
かつ熱酸化膜の熱伝導性の低さが、切断をより容易にし
ている。以下に、本発明について図面を参照しながら具
体的に詳述していく。第２図ａ，もとｃには、本発明に
よる多結晶シリコン・ヒューズＧメモリの一実施例が、
それぞれ平面図、電流方向断面図、第２図ａのＡ−Ａ′
線にそうフューズ部断面図として示されている。
Ｓ基板上のＳｉ０２膜等絶縁膜１０の上面に、本発明に
よる多結晶シリコン・ヒューズ・メモリがフューズ部１
及び電極部２によって構成され「金属配線３は、多結晶
を熱酸化して得られる酸化膜１１を開孔して得られるコ
ンタクト部４に接して設けられている。フューズ部１は
、熱酸化によって幅、厚さ共に多結晶の酸化膜１１への
変換でうすくなっている。
よる多結晶シリコン・ヒューズ・メモリがフューズ部１
及び電極部２によって構成され「金属配線３は、多結晶
を熱酸化して得られる酸化膜１１を開孔して得られるコ
ンタクト部４に接して設けられている。フューズ部１は
、熱酸化によって幅、厚さ共に多結晶の酸化膜１１への
変換でうすくなっている。
これから、従来通りの寸法でフューズ・メモリをつくれ
ば酸化膜１１の厚さの約１／２の厚みだけ上面及び側面
の各表面から多結晶の寸法が小さくなっていることがわ
かる。特に、従来のフューズ部１の断面が２舷風幅×０
．１仏の厚に対し、本発明は、熱酸化前のフューズ部１
が２山肌幅ｘｏ．５ｖの厚と配線領域と同時に堆積した
Ｓｉ多結晶を用いれば、熱酸化膜１１を約０．５５仏の
形成しただけでほぼ同断面積とでき、さらに厚くすれば
、さらに小さくでき、低電流切断が可能となる。この場
合、電極部２や他の多結晶配線領域の平面積は充分大き
いので、抵抗は約２倍になるのみであり、通常この抵抗
は無視できるので、ＩＣ動作上ほとんど問題がない。フ
ューズ部１が微細化されればされる程、この熱酸化によ
る多結晶断面の減少は顕著なので、従来のヒューズ・メ
モリの微細化よりも切断電流が低くでき、かつ工程数が
少なくなる分、さらに有利となる。
ば酸化膜１１の厚さの約１／２の厚みだけ上面及び側面
の各表面から多結晶の寸法が小さくなっていることがわ
かる。特に、従来のフューズ部１の断面が２舷風幅×０
．１仏の厚に対し、本発明は、熱酸化前のフューズ部１
が２山肌幅ｘｏ．５ｖの厚と配線領域と同時に堆積した
Ｓｉ多結晶を用いれば、熱酸化膜１１を約０．５５仏の
形成しただけでほぼ同断面積とでき、さらに厚くすれば
、さらに小さくでき、低電流切断が可能となる。この場
合、電極部２や他の多結晶配線領域の平面積は充分大き
いので、抵抗は約２倍になるのみであり、通常この抵抗
は無視できるので、ＩＣ動作上ほとんど問題がない。フ
ューズ部１が微細化されればされる程、この熱酸化によ
る多結晶断面の減少は顕著なので、従来のヒューズ・メ
モリの微細化よりも切断電流が低くでき、かつ工程数が
少なくなる分、さらに有利となる。
また、フューズ電極部２にコンタクト開孔部４を設ける
ことが、工程増加になるがプロセス的には容易であり、
かつ多層配線の場合には、他の多結晶配線部のコンタク
ト開孔と同機にできるので、特別な工程増加にはならな
い。多結晶シリコン・フューズ・メモリは、不純物を添
加したドープト・多結晶、または後で拡散やイオン注入
されたものが使われ、特にｎ型の場合熱酸化速度が速い
ので、熱酸化による他領域の拡散増加を抑える効果もあ
る。第２図の例において、多結晶上面を熱酸化膜前に、
例えば窒化膜で被っておけば、多結晶の側面のみが酸化
されるので、寸法の大きい電極部２や他の多結晶配線領
域の抵坑はほとんど増加せず、多結晶ヒューズ部１のみ
の断面を小さくできる。
ことが、工程増加になるがプロセス的には容易であり、
かつ多層配線の場合には、他の多結晶配線部のコンタク
ト開孔と同機にできるので、特別な工程増加にはならな
い。多結晶シリコン・フューズ・メモリは、不純物を添
加したドープト・多結晶、または後で拡散やイオン注入
されたものが使われ、特にｎ型の場合熱酸化速度が速い
ので、熱酸化による他領域の拡散増加を抑える効果もあ
る。第２図の例において、多結晶上面を熱酸化膜前に、
例えば窒化膜で被っておけば、多結晶の側面のみが酸化
されるので、寸法の大きい電極部２や他の多結晶配線領
域の抵坑はほとんど増加せず、多結晶ヒューズ部１のみ
の断面を小さくできる。
極端な場合は、厚さの方が幅よりも大きいヒュ−ズ部１
が形成でき、これは基板側への熱放散がより少なくなる
ので、切断が容易となる。第３図には、本発明によるフ
ューズ・メモリの他の実施例の工程に沿ったフューズ部
１の断面図が示されている。
が形成でき、これは基板側への熱放散がより少なくなる
ので、切断が容易となる。第３図には、本発明によるフ
ューズ・メモリの他の実施例の工程に沿ったフューズ部
１の断面図が示されている。
同時に、他の多結晶配線領域の断面図が、第３図に対応
して第４図に示した。第３図ａと第４図ａには、Ｓ基板
上絶縁膜１０の上にＷ，Ｍｏ，Ｔａもしくはそれらの桂
化物である高融点金属５、さらにその上に多結晶層１を
積層したものを示す。例えば、高藤点金属５の厚みは１
０００Ａ以下「多結晶層は０．５〆である。第３図ｂと
第４図ｂには、多結晶フューズ部１及び多結晶配線領域
２を残した断面をそれぞれ示す。この場合、例えばフュ
ーズ部１の幅は２仏肌、配線領域２の幅は４仏肌である
。第３図ｃと第４図ｃには「多結晶をマスクにして高融
点金属５を１仏以上オーバーェッチした断面を示した。
フューズ部１の下には金属５はなくなってしまい、両端
の電極部（図示せず）で支えられて、絶縁膜１０から浮
いた形になっている（第３図ｃ）。それに対し「第４図
ｃにおいて、配線領域部２の下には金属５が残っている
。この状態で熱酸化すると、・フューズ部１は上面・底
面及び両側面の全面から酸化され、断面積は著しく減少
する（第３図ｄ）のに対し、第４図ｄにおいて配線領域
２は、金属５の存在によって厚い部分が残り、抵抗の増
加が少ないと共に、素子とのコンタクト部は金属５を介
しているので、開孔してコンタクト部を作る必要はなく
、たとえ、酸化が高温のため基板Ｓｉと金属５とが合金
しシソサイドができても、上部の多結晶２の存在のため
合金化は深く進まないで止められる。特に、第３図ｄの
様に、フューズ部１が絶縁膜１０から浮いた形になれば
、フューズ部の電流による温度上昇は、さらに容易とな
り、切断しやすい。第５図、第６図には、ヒューズ部と
配線領域のそれぞれに対し、本発明の他の実施例に沿っ
た断面図が対応して示されている。
して第４図に示した。第３図ａと第４図ａには、Ｓ基板
上絶縁膜１０の上にＷ，Ｍｏ，Ｔａもしくはそれらの桂
化物である高融点金属５、さらにその上に多結晶層１を
積層したものを示す。例えば、高藤点金属５の厚みは１
０００Ａ以下「多結晶層は０．５〆である。第３図ｂと
第４図ｂには、多結晶フューズ部１及び多結晶配線領域
２を残した断面をそれぞれ示す。この場合、例えばフュ
ーズ部１の幅は２仏肌、配線領域２の幅は４仏肌である
。第３図ｃと第４図ｃには「多結晶をマスクにして高融
点金属５を１仏以上オーバーェッチした断面を示した。
フューズ部１の下には金属５はなくなってしまい、両端
の電極部（図示せず）で支えられて、絶縁膜１０から浮
いた形になっている（第３図ｃ）。それに対し「第４図
ｃにおいて、配線領域部２の下には金属５が残っている
。この状態で熱酸化すると、・フューズ部１は上面・底
面及び両側面の全面から酸化され、断面積は著しく減少
する（第３図ｄ）のに対し、第４図ｄにおいて配線領域
２は、金属５の存在によって厚い部分が残り、抵抗の増
加が少ないと共に、素子とのコンタクト部は金属５を介
しているので、開孔してコンタクト部を作る必要はなく
、たとえ、酸化が高温のため基板Ｓｉと金属５とが合金
しシソサイドができても、上部の多結晶２の存在のため
合金化は深く進まないで止められる。特に、第３図ｄの
様に、フューズ部１が絶縁膜１０から浮いた形になれば
、フューズ部の電流による温度上昇は、さらに容易とな
り、切断しやすい。第５図、第６図には、ヒューズ部と
配線領域のそれぞれに対し、本発明の他の実施例に沿っ
た断面図が対応して示されている。
多結晶シリコン１と２を選択エッチする際、例えばレジ
スト７をマスクにしてＣＶＤ酸化膜やＰＳＧ等エッチ速
度の大きい第２の絶縁膜６をェッチし、その後多結晶層
１と２をエッチする。さらに、レジスト７をマスクにし
て第２絶縁膜６をサイド）エッチすれば、幅の狭いヒュ
ーズ部１上の第２絶縁膜６は除去でき（第５図ａ入配線
領域２の上に絶縁膜６は残る（第６図ａ）。このサイド
・エッチの際、エッチ速度が小さいながら絶縁膜１０も
わずかにエッチされるが、これを防ぐためには、多結晶
層１と２の選択エッチの際、全部ェツチせずに、絶縁膜
１０の上に多結晶層１と２をうすく残す。そして後工程
の熱酸化工程で、酸化膜に変換可能な厚み（例えば０．
５仏 Ｓｉ０２膜厚に対し、約０．２仏多結晶層を残す
）の多結晶層を酸化する。また、第２絶縁膜６は、１層
でなくても多層にもすることができ、例えばＣＶＤＳｉ
０２ ｏｎＳｉ３Ｎ４も可能である。
スト７をマスクにしてＣＶＤ酸化膜やＰＳＧ等エッチ速
度の大きい第２の絶縁膜６をェッチし、その後多結晶層
１と２をエッチする。さらに、レジスト７をマスクにし
て第２絶縁膜６をサイド）エッチすれば、幅の狭いヒュ
ーズ部１上の第２絶縁膜６は除去でき（第５図ａ入配線
領域２の上に絶縁膜６は残る（第６図ａ）。このサイド
・エッチの際、エッチ速度が小さいながら絶縁膜１０も
わずかにエッチされるが、これを防ぐためには、多結晶
層１と２の選択エッチの際、全部ェツチせずに、絶縁膜
１０の上に多結晶層１と２をうすく残す。そして後工程
の熱酸化工程で、酸化膜に変換可能な厚み（例えば０．
５仏 Ｓｉ０２膜厚に対し、約０．２仏多結晶層を残す
）の多結晶層を酸化する。また、第２絶縁膜６は、１層
でなくても多層にもすることができ、例えばＣＶＤＳｉ
０２ ｏｎＳｉ３Ｎ４も可能である。
次に、熱酸化工程を行なえば、フューズ部１は上面及び
側面から酸化されて、充分断面積を小さくでき、一方、
配線領域２は、第２絶縁膜６の存在のため酸化による断
面積の減少はわずかである（第５図ｂと第６図ｂをそれ
ぞれ参照）。以上の様に、本発明によれば、多結晶シリ
コンのフューズ部を熱酸化することによって、断面積を
精度よく減少することができ、しかも多結晶配線領域用
の多結晶層と同じものが用いられるため、工程数が減少
できる。
側面から酸化されて、充分断面積を小さくでき、一方、
配線領域２は、第２絶縁膜６の存在のため酸化による断
面積の減少はわずかである（第５図ｂと第６図ｂをそれ
ぞれ参照）。以上の様に、本発明によれば、多結晶シリ
コンのフューズ部を熱酸化することによって、断面積を
精度よく減少することができ、しかも多結晶配線領域用
の多結晶層と同じものが用いられるため、工程数が減少
できる。
勿論、本発明は工程こそ増加するが、従来の多結晶フュ
ーズ・メモリ構造にも適用でき、切断電流化が達成でき
る。本発明の具体例として、主に多結晶シリコン・フュ
ーズについて述べてきたが、熱酸化や陽極酸化の可能な
他の配線材料、例えばＡＩ，Ｎ−Ｓｉヒューズ０にも適
用でき、同様な効果を得ることができる。本発明は、Ｉ
Ｃに書き込み回路の組込まれた低容量プログラマフル・
ＲＯＭとしてのヒューズ・メモリとして有効であり、Ｍ
ＯＳ・ＩＣ、バィポーラ・ＩＣの両方に適用でき、応用
範囲は極めて広夕し、。
ーズ・メモリ構造にも適用でき、切断電流化が達成でき
る。本発明の具体例として、主に多結晶シリコン・フュ
ーズについて述べてきたが、熱酸化や陽極酸化の可能な
他の配線材料、例えばＡＩ，Ｎ−Ｓｉヒューズ０にも適
用でき、同様な効果を得ることができる。本発明は、Ｉ
Ｃに書き込み回路の組込まれた低容量プログラマフル・
ＲＯＭとしてのヒューズ・メモリとして有効であり、Ｍ
ＯＳ・ＩＣ、バィポーラ・ＩＣの両方に適用でき、応用
範囲は極めて広夕し、。
第１図ａとｂは、それぞれ多結晶シリコン・ヒューズ・
メモリの従来例の平面図及び断面図、第２図ａとｂとｃ
は、それぞれ本発明による多結晶０シリコン・ヒューズ
・メモリの一実施例の平面図及び互いに直交する断面図
である。 第３図ａ〜ｄは、本発明によるメモリの製造工程例に沿
ったヒューズ部の断面図であり、第４図ａ〜ｄは、第３
図に対応した配線領域の断面図である。第５図ａとｂは
、本発明によるメモリの他の製造工程例を示す断面図、
第６図ａとｂは、第５図に対応した配線領域の断面図で
ある。１・・・・・・多結晶シリコン・ヒューズ部、２
・・・・・・多結晶シリコン・ヒューズ電極部または配
線領域、３…・・【金属配線、４・・…・コンタクト部
ト５……高融点金属、６・…・・第２絶縁膜、７・・…
・レジスト、１０・…・・基板上絶縁膜、１１，２１・
・…・熱酸化膜。 第１図 第３図 第４図 第２図 第５図 第６図
メモリの従来例の平面図及び断面図、第２図ａとｂとｃ
は、それぞれ本発明による多結晶０シリコン・ヒューズ
・メモリの一実施例の平面図及び互いに直交する断面図
である。 第３図ａ〜ｄは、本発明によるメモリの製造工程例に沿
ったヒューズ部の断面図であり、第４図ａ〜ｄは、第３
図に対応した配線領域の断面図である。第５図ａとｂは
、本発明によるメモリの他の製造工程例を示す断面図、
第６図ａとｂは、第５図に対応した配線領域の断面図で
ある。１・・・・・・多結晶シリコン・ヒューズ部、２
・・・・・・多結晶シリコン・ヒューズ電極部または配
線領域、３…・・【金属配線、４・・…・コンタクト部
ト５……高融点金属、６・…・・第２絶縁膜、７・・…
・レジスト、１０・…・・基板上絶縁膜、１１，２１・
・…・熱酸化膜。 第１図 第３図 第４図 第２図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １ 絶縁膜で被われた基板上に形成され、両端に電極を
具備する多結晶シリコン・フユーズ・メモリにおいて、
多結晶フユーズ部の少なく共１つの表面に形成された前
記多結晶の熱酸化膜の厚みが、前記多結晶フユーズ部の
厚みもしくは幅の１／２以上であることを特徴とする多
結晶シリコン・フユーズ・メモリ。 ２ 前記多結晶フユーズ部の前記絶縁膜側の底面が、前
記多結晶の熱酸化膜で被覆されていることを特徴とする
特許請求の範囲第１項記載の多結晶シリコン・フユーズ
・メモリ。 ３ 絶縁膜上に堆積した多結晶シリコン膜を、少なくと
も電極及び配線に用いる多結晶配線領域及び該配線領域
より幅狭い多結晶フユーズ部とその両端のフユーズ電極
部とを残す工程と、熱酸化工程によつて前記配線領域及
び前記フユーズ部、フユーズ電極部の表面に多結晶の熱
酸化膜を被覆し、かつ前記熱酸化膜の厚みが前記フユー
ズ部の多結晶厚みもしくは幅の１／２以上にせしめる工
程と、前記フユーズ電極部の一部にコンタクト用酸化膜
開孔部を設ける工程より成る多結晶シリコン・フユーズ
・メモリの製造方法。 ４ 前記多結晶シリコン膜上に第２の絶縁膜を被覆し、
前記配線領域及び前記フユーズ電極部上の一部には前記
第２絶縁膜を残し、前記フユーズ部上には前記第２絶縁
膜を残さない工程の後、前記熱酸化工程を行なうことを
特徴とする特許請求の範囲第３項記載の多結晶シリコン
・フユーズ・メモリの製造方法。 ５ 前記第２絶縁膜のサイド・エツチにより前記フユー
ズ部上の前記第２絶縁膜を除去することを特徴とする特
許請求の範囲第４項記載の多結晶シリコン・フユーズ・
メモリの製造方法。 ６ 前記絶縁膜と多結晶シリコン膜の間に高融点金属膜
をはさみ、前記配線領域及び前記フユーズ部、フユーズ
電極部の多結晶を選択的に残した後、該多結晶をマスク
にして前記高融点金属膜をオーバ・エツチして、前記フ
ユーズ部下のみの前記高融点金属を除去する工程の後、
前記熱酸化工程を行なうことを特徴とする特許請求の範
囲第３項から第５項のいずれか記載の多結晶シリコン・
フユーズ・メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55180003A JPS60954B2 (ja) | 1980-12-19 | 1980-12-19 | 多結晶シリコン・フユ−ズ・メモリとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55180003A JPS60954B2 (ja) | 1980-12-19 | 1980-12-19 | 多結晶シリコン・フユ−ズ・メモリとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57104252A JPS57104252A (en) | 1982-06-29 |
| JPS60954B2 true JPS60954B2 (ja) | 1985-01-11 |
Family
ID=16075747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55180003A Expired JPS60954B2 (ja) | 1980-12-19 | 1980-12-19 | 多結晶シリコン・フユ−ズ・メモリとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60954B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599958A (ja) * | 1982-07-07 | 1984-01-19 | Fujitsu Ltd | 半導体装置 |
| JPS6122652A (ja) * | 1984-07-10 | 1986-01-31 | Toshiba Corp | 半導体装置 |
| JP2523856Y2 (ja) * | 1989-07-28 | 1997-01-29 | シャープ株式会社 | 半導体装置 |
-
1980
- 1980-12-19 JP JP55180003A patent/JPS60954B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57104252A (en) | 1982-06-29 |
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